Запоминающее устройство с контролем и коррекцией ошибок Советский патент 1984 года по МПК G11C29/00 

.одни из входов блока управления соединены с выходами элементов ИЛИ группы, а другие входы подключены соответственно к выходу первого элемента ИЛИ и к входам формирователей сигналов выборки, управлякндие входы регистра числа соединены с одними из выходов блока управления, другие выходы которого и выходы регистра числа являются соответственно управляющими и информационными выходами устройства, другие входы блоков контрольного суммирования соответственно объединены и являются другими управляющими входами устройства.

2. Устройство по п.1, отличающееся тем, что блок управления содержит второй элемент ИЛИ, элементы И, элемент ИЛИ-НЕ, элемент НЕ формирователь одиночных импульсов, элемент задержки, дешифратор сигналов- ошибки, входы которого являются одними из входов блока, один из выходов подключен к первому входу первого элемента И, а другие выходы подключены к входам второго элемента ИЛИ, выход которого соединен с первыми входами элемента ИЛИ-НЕ и второго элемента И, второй вход которого подключен к входу элемента НЕ, выход которого соединен с вторым входом первого элемента И, выход KOTOpofо подключен к второму входу элемента ИЛИ-НЕ, выход которого соединен с первым входом третьего элемента И, выход второго элемента И подключен к первому входу четвертого элемента И, вторые входы третьего и четвертого элементов И соединены с выходом элемента задержки, вход которого подключен к выходу формирователя одиночных импульсов, вход которого и вход элемента НЕ являются другими входами блока, выходы формирователя одиночных импульсов и элемента задержки являются одними из выходов блока, другими выходами которого являются выходы третьего и четвертого элементов И.

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С. КОНТРОЛЕМ И КОРРЕКЦИЕЙ ОШИБОК, содержащее регистр числа и накопители, каждый из которых содержит основные запоминающие элементы,расположенные на пересечении основных адресных и разрядных шин, дополнительные запоминающие элементы, расположенные на дополнительных адресной и разрядной шинах, дешифратор строк, выходы которого подключены к адресным шинам, селектор, сумматор по модулю два, формирователь сигналов выборки и дешифратор столбцов, выходы которого соединены с одними из входов селектора, другие входы которого соединены с основными разрядными шинами и одними из входов сумматора по модулю два, другие входы которого подключены соответственно к дополнительной разрядной шине и к выходу формирователя сигналов выборки и управляющему входу селектора,выходы которого являются выходами накопителя, а выход сумматора по модуфо два является управляющим вьтодом.накопителя, причем входы дешифраторов строк и дешифраторов столбцов всех накопителей соответственно объединены и являются адресными входами устройства, входы формирователей сигналов выборки являются одним из управляющих входов устройства, о тличающееся тем, что, с целью повьш1ения. точности контроля, в устройство введены труппы сумматоров по модулю два, блоки контрольного суммирования, группа элементов ИЛИ, группы мажоритарных элементов, блок управления и первый элемент § ИЛИ, причем входы каждого сумматора по модулю два первой группы соединены с одноименными выходами накопителей, а выход подключен к первым входам одноименньтх мажоритарных эле1 1ентов групп и одноименному входу . первого элемента ИЛИ, одни из входов каждого блока контрольного суммирования соединены с выходами одноименного накопителя, и одними из входов регистра числа, другие входы ко торого подключены к выходам мажоритарных элементов групп, одни из входов каждого элемента ИЛИ группы соединены с выходами одноименного блока сл контрольного суммирования, а другой вход подключен к управляющему выходу одноименного накопителя и вторым входам мажоритарных элементов одноименной группы, третьи входы которых соединены с выходом одноименного сумматора по модулю два второй группы, первый вход которого подключен к управляющему выходу одноименного накопителя, а второй вход - к выходу одноименного элемента ШШ группы.

1

.Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в системах дискретной обработки информации, в которых предъявляются повышенные требования к надежности.

Известно запоминающее устройство с контролем и коррекцией ошибок,состоящее из отдельных, определенным образом объединенных многоразрядных запоминающих модулей, причем в нем используется код, позволяющий исправлять пакет ошибок lj .

Недостатком данного устройства является большая информационная избыточность и невозможность обнаружения двух и более пакетов ошибок.

Наиболее близким к изобретению является, запоминающее устройство с контролем и коррекцией ошибок, содержащее накопители, состоящие из . основных строк и столбцов запоминающих элементов, дополнительной строки и дополнительного столбца, дешифратор адреса, сумматор по модулю два,

селектор, регистр числа,, регистр хранения контрольной суммы, группы ключей, триггер запрета исправления, двухразрядный счетчик, элементы И, элементы ОТРИЦАНИЕ РАВНОЗНАЧНОСТИ, первый выход счетчика подключен к одному из входов первого элемента И, другой вход которого подключен к выходу сумматора по модулю два, а выход соединен с одним из входов ключей второй группы и с входом счетчика, выходы накопителя соединены с соответствующими входами сумматора пи модулю-два, регистра числа и первыми входами элементов ОТРИЦАНИЕ РАВНОЗНАЧНОСТИ, выходы регистра числ соединены с первыми входами ключей первой группы, другие входы которых соединены с выходом дешифратора адреca 2j.Недостатками известного устройства являются невозможность исправления ошибок, вызванных отказами более чем в одной строке нaкoпитeJJЯ, невозможность обнаружения ошибок четной кратности, необходимость в остановке работы устройства даже в случае поя ления одиночной ошибки, что снижает точность контроля. - Целью изобретения является повышение точности контроля запоминающе го устройства. Поставленная цель достигается те что в запоминающее устройство с кон ролем и коррекцией ошибок, содержащ регистр числа и накопители, каждый из Которых содержит основные аапоми нающие элементы, расположенные на п ресечении основных адресных и разря ных шин, дополнительные запоминающие элементы, расположенные на доп нительных адресной и разрядной шина дешифратор строк, выходы которого подключены к адресным шинам, селектор, сумматор по модулю два, фор-, мирователь сигналов выборки и дешифратор столбцов, выходы которого соединены с одними из входов селектора, другие входы которого соединены с основными разрядными шинами и одними из входов сумматора по модулю два, другие входы которого подключены соответственно к дополнительной разрядной шине ик выходу формирователя сигналов выборки и управляющему входу селектора, выхо ды которого являются выходами накоп теля, а выход сумматора по модулю два является управляющим выходом накопителя,, причем входы дешифраторов строк и дешифраторовстолбцов всех накопителей соответственно объединены и являются адресными вхо дами устройств.а, входы формирователей сигналов выборки являются одним из управляющих входов устройства, введены группы сумматоров по модулю два, блоки контрольного суммирования, группа элементов ИЛИ, группы мажоритарных элементов, блок управления и первьй элемент ИЛИ, причем входа каяэдого сумматора по модулю два первой группы соедине ны с одноименными выходами накопите лей, а выход подключен к первым :входам одноименных мажоритарных элементов групп и одноименному входу первого элемента ИЛИ, одни из входов каждого блока контрольного суммирования соединены с выходами одноименного накопителя и одними из входов регистра числа, другие входы которого подключены,к выходам мажоритарных элементов групп. одни из входов каждого элемента ИЛИ группы соединены с выходами одноименного блока контрольного суммирования, а другой вход подключен к управляющему выходу одноименного накопителя и вторым входам мажоритарных элементов одноименной группы, третьи входы которых соединены с выходом одноименного сумматора по модулю два второй группы, первый вход которого подключен к управляющему выходу одноименного накопителя, а второй вход - к выходу одноименного элемента ИЛИ группы, одни из входов блока управления соединены с выходами элементов ИЛИ группы, а другие входы подключены соответственно к выходу первого элемента ИЛИ и к входам формирователей сигналов выборки, управляющие входы регистра числа соединены.с одними из выходов блока управления, другие выходы которого и выходы регистра числа являются соответственно управляющими и информационными выходами устройства, другие входы блоков контрольного суммирования соответственно объединены и являются другими управляющими входами устройства. I Кроме того, блок управления содержит второй элемент ИЛИ, элементы И, элемент ИЛИ-НЕ, элемент НЕ, формирователь одиночных импульсов, элемент задержки, дешифратор сигналов ошибки, входы которого являются одними из входов блока, один из выходов подключен к первому входу первого элемента И, а другие выходы подключены к входам второго элемента ИЛИ, выход которого соединен с первыми входами элемента ИЛИ-НЕ и второго элемента И, второй вход которого подключен к входу элемента НЕ, выход которого соединен с вторым входом первого элемента И, выход которого подключен к второму входу элемента ИЛИ-НЕ, выход которого соединен с первым входом третьего элемента И, выход второго элемента И подключен к первому входу четвертого элемента И, вторые входы третьего и четвертого элемен- трв И соединены, с выходом элемента задержки, вход которого подключен к выходу формирователя одиночных импульсов, вход которого и вход элемента НЕ являются другими входами блока, выходы формирователя одиночных импульсов и элемент задержки .являются одними из выходов блока, другими выходами которого являются выходы третьего и четвертого элементов И. На фиг.1 приведена функциональная схема предлагаемого устройства, на фиг. 2 и 3 - соответственно функциональные схемы наиболее предпочтительных вариантов вьтоляения блока управления и каждого блока контрольного суммирования. Предлагаемое устройство содержит (фиг.1) регистр 1 числа, накопители 2, каждый из которых содержит основные адресные 3 и разрядные 4 шины дополнительные адресную 5 и разрядную 6 шины, дешифратор 7 строк, дешифратор 8 столбцов, селектор 9, формирователь 10 сигналов выборки и сумматор 11 по модулю два. На фйг, обозначены адресные 12 и 13 и один из управляющих 14 входы. Устройство содержит также первый элемент ИЛИ 15 первую группу сумматоров,16 по модулю два, блок 17 -управления, блоки 18 контрольного суммирования, вторую группу элементов ИЛИ 19, вторую груп гу сумматоров 20 по модулю два, груп пы мажоритарных элементов 21. На фиг.1 обозначены также входы 22 и 23 регистра 1 числа, входы 24-26 блока 17 управления, другие управляющие входы 27 и 28 устройства, выхйды 29 и 30 блока 17 управления, уп равляющие входы 31 и 32 регистра 1 числа, управляющие 33 и информационные 34 выходы устройства. Блок Г7 управления содержит (фиг.2) второй элемент ИЛИ 35, элементы И 36-39 с первого по четвертый, элемент ИЛИ-НЕ.40, элемент НЕ 41, формирователь 42 одиночных импульсов, элемент задержки 43 и дешифратор 44 сиг налов ошибки. Каждый блок 18 контрольного суммирования содержит (фиг.З триггеры 45 и элементы И 46 с входами 47. Устройство работает следующим образом. , В устройстве осуществляется оперативный аппаратный контроль считыва емой информации с помощью трехмерного итеративного кода, с контролем по четности считываемой информации по каждой из координат, а именно контроль по четности строк и столбцов каадого накопителя 2 и контроль по четности одноименных разрядов 11 всех накопителей 2. Для этрго при записи информации в устройство значения дополнительных запоминающих элементов в каждой строке формируют как сумму по модулю два значений основных запоминающих элементов,, а значения дополнительных запоминающих элементов столбца формируют как сумму по модулю два значений основных запоминающих элементов.Из всех накопителей 2 один является контрольказкдого слова формируют как сумму по модулю два значений одноименных разрядов остальных (информационных) накопителей 2. Работа блока 17 осуществляется следующим образом. При поступлении на входы 24 нулевого кода на вход 25 уровня лог. О и на вход 26 сигна-. ла выборки одного из накопителей 2 на первом выходе дешифратора 44 (фиг.2) появляется уровень лог. 1, а на остальных выходах - уровень лог. 0. При этом ни выходе элемента И 36 установится уровень лог, 1, а на выходе элемента ИЛИ 35 - уровень лог, 0. Соответственно на выходах элемента Р1ПИ-НЕ 40 и элемента И 37 формируются уровни лог. 0. По переднему фронту сигнала выборки срабатывает формирователи 42, ра выходе которого формируется импульсный сигнал определенной длительности, который поступает на выход блока 17 и через элемент задержки 43 (величина которой определяется максимальным временем срабатывания элементов 44, 35, 40 и 37 или 44, 36 и 40) поступает на входы элементов И 38 и 39. При этом на выходах элементов И 38 и 39 установятся уровни лог. 0. Если на входы 24 поступает код, содержащий одну единицу, а на вход 25 - уровень лог.О, то окажется возбужденным один из выходов дешифратора 44, которые подключены к входам элемента ИЛИ 35, на выходе которого установится уровень лог, 1, а на выходе элемента И 36 установится уровень лог,О, при этом на выходах элементов И 38 и 39 также установится уровень лог, 0. Если на входы 24 поступает код, содержащий одну единицу, а на вход 25 уровень лог, 1, то на выходе элемента И 38 установится уровень лог О, а на выходе элемента И 39 уровень лог.1. ЕСЛИ на входы 24 поступает код, содер711жащий более одной еди1г«цы, то незави симо от уровня на входе 25 на выходе элемента И 38 установится уровень лог.1; а на выходе элемента И 39 уровень лог.0. Если на входах 24 будет установлен нулевой код, а на вхо де 25 уровень лог.1, то на выходе элемента И 38 установится уровень лог, 1 а на выходе элемента И 39 ур вень лог. 0. По сигналу, поступающему с выхода 29 на вход 31, осуществляется сброс регистра 1 (фиг.1) в нулевое состояние, а по сигналу с вьпсода 30 - прием информации в регистр 1. На входы 23 поступают информационные сигналы, а на входы 22 сигналы коррекции. При наличии уровня ЛОГ.1 на входе 22 сигнал, поступающий на вход 23 соответствующего разряда, инвертируется, т.е. осущест ляется его исправ ление. По сигналу, поступающему на вход 28, осуществляе ся установка блоков 18 в нулевое состояние. При наличии раэрещающего уровня ЛОГ.1 на входе 27 сигналы, поступающие на входы 47 (фиг.З), поступают на счетный вход соответствующего триггера 45, на которых осуществляется поразрядное сложение по модулю два считываемой из накопителей 2 информации. При считывании информации перед началом работы на вход 28 подают сиг нал сброса блоков 18 в нулевое состояние. На входах 12 и 13 устанавливают код адреса считываемого чи ла, на вход 14 выдают сигнал обращения, по которому разрешается выборка информации из накопителей 2 и по переднему фронту запускается формирователь 42, сигналом с которого устанавливается в нулевое состояние ре гистр 1 В соответствии с кодом числа, установленным на входе 12, выбирается одна из .строк накопителя 2, а в соответствии с кодом числа, установленным на входе 13, выбирается часть выбранной строки и через селек тор 9 передается на выход накопителя 2. При отсутствии ошибок в считываемом слове на выходах всех сумматоров 11 и 16 ;устанавливаются уровни лог. 0. При этом на выходах вс элементов ИЛИ 19 устанавливаются уровни лог. О, а на выходах С5 4маторов 20 уровни лог. 1 и .соответственно, на выходах мажоритарных элементов 21 устанавливаются урдзнн лог.О. На входах 24 блока 17 устанавливают 5В нулевой код и на вход 25 с элемента ИЛИ 15 поступает уровень лог.О. После установления переходных процессов с элемента 43 задержки выдается сигнал приема считанного слова в регистр 1. Так как сигналы коррекции на выходах всех мажоритарных элементов 21 соответствуют уровню лог.О, то считанный из накопителей 2 код числа без коррекции устанавливается на регистре 1, при этом на выходa:t 33 блока 17 устанавливают код 00, сигнализирующий об отсутствии ошибок в считанном слове. При появлении одиночной или любого нечетного числа ошибок в считываемой строке, на выходе сумматора 11, соответствующего неисправному накопителю 2, появляется уровень nor.i который поступает на входы соответствующих элементов ИЛИ 19, сумматоров 20 и мажоритарных элементов 21, на выходах которых устанавливают соответственно уровень ЛОГ.1 и уровни лог.О. При этом в случае, если в считываемой части строки ошибок нет, то на выходе всех сумматоров 16 устанавливаются уровни лог.О. В этом случае только на одном из входов мажоритарных элементов 21, соответствующих неисправному накопителю 2, устанавливают уровни ЛОГ.1 и, следовательно, на их выходах устанавливается уровень лог.О. На входы 24 блока 17 поступает код, .содержащий.одну единицу, а на вход 25 - уровень лог. 0. При этом на выходах 33 устанавливается код 00, свидетельствующий об отсутствии ошибки в считанном слове. Если в считанном слове содержатся ошибки, то на выходах сумматоров 1б, соответствующих неисправным разрядам, устанавливаются уровни ЛОГ.1, которые поступают на вхбды одноименных мажоритарных элементов 21, соответствующих неисправному накопителю 2, на вторые входы которых поступают уровни лог.1, при этом на их выходах появляются сигналы коррекцииt соответствумщие уровню ЛОГ.1. В результате ошибки исправляют, а на выходах 33 устанавливается код 01, свидетельствующий о. наличии исправимой ошибки в считываемом слове. Если в считываемой строке происходит четная ошибка, то она не обнаруживается сумматором 11, а обнаруживается с помощью сумматоров 16. В этом

случае на выходах 33 появляется код 10, свидетельствующий о появлении неисправимой ошибки. Работа устройства останавливается на входе 27 устанавливается уровень лог.1, райре шающий прием информации в блоки 18, и осуществляется контроль накопителя 2 по столбцам. Если ошибки обнаруживают только в одном из накопителей 2, то работа устройства может быть продолжена. При этом для строк, содержащих четнбе число ошибок, признак неисправности вьщается с блока 18, соответствующего неисправному накопителю 2, а для строк с нечетным числом ошибок - с выхода сумматора 11. Такое разделение признако обеспечивается с помощью сумматоров 20.В случае появления признаков ошибки более чем с одного накопителя 2, на выходах 33 устанавливается

код 10, свидетельствующий о неисправимой ошибке.

Таким образом, предлагаемое устройство позволяет исправлять все одиночные и любое число нечетных ошибок, возникающих в каждой строке накопителя 2, пакетные ошибки, вызванные отказом одного из накопителей 2, обнаруживать два и более пакетов ошибок, диагностировать запоминакнцее устройство с точностью до запоминающей микросхемы,без прерывания работы устройства отключить и извлечь из устройства неисправный накопитель 2.

Технико-экономическое преимущество предлагаемого устройства заключается в более .высокой точности контроля по сравнению с известным устройством.

1 U

/«

3S

ЧИ

4

38

33

37

25

3ff

2$

29

Фиг. 2

30