РЕЛЯТОРНЫЙ ПРОЦЕССОР ДЛЯ АДРЕСНО-РАНГОВОЙ ОБРАБОТКИ КОРТЕЖЕЙ АНАЛОГОВЫХ СИГНАЛОВ Российский патент 1998 года по МПК G06G7/48 

Изобретение относится к области автоматики и аналоговой вычислительной техники и может быть использовано для ранговой идентификации входных сигналов x₁,...,x_n, для выделения сигнала заданного ранга из множества сигналов x₁,...,x_n с идентификацией и без идентификации адреса входа, на который воздействует выделенный сигнал, для параллельного аналого-цифрового преобразования n аналоговых сигналов x₁,...,x_n, в качестве ранговых распределителей сигналов, для ранжирования аналоговых сигналов, для воспроизведения изломных и разрывных функций и др.

Известны реляторные модули, осуществляющие адресно-ранговую обработку одного из n=3 аналоговых сигналов (см., например, а.с. N 1541636 или статью "Реляторный модуль для рангово-адресной идентификации и селекции выходных сигналов датчиков" в сборнике тезисов V-й Российской научно-технической конференции "Оптические, радиоволновые, тепловые методы и средства контроля качества материалов, изделий окружающей среды". - Ульяновск: Госкомитет по высшему образованию, 1993, рис. 1). Указанные модули обладают ограниченными функциональными возможностями, так как предназначены для обработки трех аналоговых сигналов.

Известен также аналоговый ранговый процессор (а. с. 1571627, G 06 G 7/12). Данный процессор выделяет один из n сигналов заданного ранга, а для выделения сигнала другого заданного ранга процессор требует перестройки, что также ограничивает его функциональные возможности. Здесь для параллельной обработки всего массива переменных требуется n процессоров, предложенных в а. с. 1571627, настроенных на различные ранги r = 1,2,...,n. Но при этом увеличивается расход оборудования в n раз.

Наиболее близким к предлагаемому схемному решению является многопороговый функциональный преобразователь (а.с. 1689972, G 06 G 7/25).

Прототип по сравнению с предлагаемым схемным решением также обладает ограниченными функциональными возможностями, так как не позволяет воспроизводить операции адресно-ранговых совпадений, выделения медианных значений при четном числе переменных и др.

Целью изобретения является расширение функциональных возможностей.

Поставленная цель достигается тем, что в устройстве, содержащем ранговый квантователь, n-1 источников задающих напряжений U₁,...,U_n-1, источник квантующего напряжения E, управляющий вход i-го позиционного коммутатора соединен i-м выходом U_i рангового квантователя, где i = 1,2,...,n, i-е задающее входы всех позиционных коммутаторов объединены и присоединены к i-му источнику задающего напряжения U_i=(0,5+i)E, выходы n позиционных коммутаторов образуют n групп адресных идентифицирующих выходных каналов, i-е выходы всех позиционных коммутаторов объединены и образуют n групп ранговых идентифицирующих каналов, а первый выход первого, второй выход второго и т.д. до n-го выхода последнего позиционного коммутатора образуют группу выходных шин, идентифицирующих адресно-ранговые совпадения номеров входов и рангов сигналов.

На фиг. 1 представлена схема рангового нейропроцессора при n=4.

На фиг. 2 представлена схема рангового квантователя при n=4 (патент РФ N 2060550).

На фиг. 3 представлены схемы нейронных логических элементов (реляторов), на которых построены функциональные узлы нейропроцессора.

На фиг. 4 представлена схема позиционного коммутатора при n=4 (а.с. 1679507).

На фиг. 5 - 8 изображены схемы включения (межсоединений) выводов процессора для воспроизведения различных операций и функций.

Нейропроцессор содержит ранговый квантователь 1, n-позиционных коммутаторов 2_i (по числу входных сигналов x₁,...,x_n), n групп (Z_i1,...,Z_in) выходных шин ранговой идентификации сигналов 3_i, n групп (Z_ij, Z_2j,...,Z_nj) выходных шин адресной идентификации ранговых сигналов 4_i (i=1, 2,...,n; j = 1, 2, . ..,n), одну группу выходных шин (Z₁₁, Z₂₂,...,Z_nn) идентификации адресно-ранговых совпадений.

Ранговый квантователь 1 (фиг. 2) содержит 0,5 (n-1) реляторов 8 с обращенном включении, схема которых показана на фиг. 3, а. На фиг. 3 цифрой 5 обозначен компаратор, 6 и 7 есть соответственно замыкающий и размыкающий ключи, состоянием которых управляется полярность выходного напряжения компаратора 5 (положение ключей 6 и 7 на фиг. 3 соответствует ситуации, когда напряжение на неивертирующем выходе компаратора больше напряжения на его инвертирующем входе).

Ранговый квантователь (PK) содержит n входных шин, на которые подаются входные сигналы x₁,...,x_n суммирующих выходных шин 9_i, с которых снимаются выходные сигналы V₁, ...,V_n, и источник квантующего напряжения E. Компараторные входы реляторов 8_i соединены с входными шинами по принципу "каждый со всеми". На переключательные входы реляторов 8_i и на входы суммирующих выходных шин подается квантующее напряжение E. На первый вход каждого последующего сумматора 9_i подается напряжение с выхода предыдущего сумматора. Вторые входы сумматоров 9_i соединены с соответствующими выходами реляторов 8_i. В каждую выходную шину включено n-1 сумматоров 9_i.

Наращивание размерности квантователя 1 осуществляется без разрушения его исходной схемы.

Выходные напряжения V₁,...,V_n рангового квантователя 1 подаются соответственно на управляющие входы позиционных коммутаторов 2₁,...,2_n. Каждый позиционный коммутатор 2_i содержит n-1 реляторов 10_i, схема которых представлена на фиг. 3,б. На переключательные входы каждого позиционного коммутатора 2_i подаются идентифицирующие сигналы y_i1, y_i2,...,y_in (в частном случае y_i1= y_i2= . . .=y_in=y_i). Инвертирующие компараторные входы реляторов 10_i в каждом позиционном коммутаторе объединены и образуют его управляющий вход, на который подается выходной сигнал V_i с i-го выхода рангового квантователя 1. Каждый позиционный коммутатор имеет n выходов (Z_i1, Z_i2,...,Z_in), которые являются выходами нейропроцессора.

На неинвентирующие компараторные входы реляторов 10_i в порядке возрастания от входного до выходного релятора подаются задающие напряжения U₁<U₂<... <U_n-1.

Выходы позиционных коммутаторов (Z_i1, Z_i2,...,Z_in) образуют n групп 3_i выходных шин ранговой идентификации сигналов x₁,...,x_n, выходы (Z_1j, Z_2j,... ,Z_nj) образуют n групп шин 4_j адресной идентификации ранговых сигналов x⁽¹⁾, x⁽²⁾, . ..,x⁽ⁿ⁾, где j=r_i есть ранг сигнала x_i=x^(ri), воздействующего на i-й вход нейропроцессора. Последовательность x⁽¹⁾,..., x⁽ⁿ⁾ получена ранжированием переменных x₁,...,x_n в порядке их неубывания.

В основу построения процессора положен используемый в моделях нейронных сетей принцип кодирования заданных признаков номеров канала (параллельное пространственное кодирование). Воспроизводимая ранговым квантователем 1 функция определяется отображением (x₁,...,x_n) ---> (V₁,...,V_n), где V_i=r_iE. Здесь индекс i в индексации выходных напряжений V_i рангового квантователя 1 совпадает с нумерацией входов процессора (с нумерацией входных переменных x_i). Для n сигналов x₁, ...,x_n возможны n! ранговых отношений (ситуаций) .

В таблицу сведены все n!=1•2•3=6 ситуаций R_i при n=3. Ранговый квантователь нормирует по амплитуде компоненты x_i входного кортежа (x₁,...,x_n) с сохранением их ранговых отношений. По каждому фиксированному выходу V_i ранговый квантователь является рангово-аналоговым преобразователем, воспроизводящим функцию V_i=r_iE, где r_i есть ранг i-го сигнала (см. таблицу).

Позиционный коммутатор 2_i (i-й коммутатор) воспроизводит функцию ранговой идентификации i-го сигнала

где индексы i,j∈{1,2,...,n} в индексации ij сигналов Z_ij и y_ij есть соответственно номер (адрес) переменной и ранг (j=r_i) этой переменной. Здесь ранговая идентификация заданного сигнала x_i=x^(ri) осуществляется номером j= r_i возбужденного канала z_ij∈{z_i1,...,z_in}. а адресная идентификация осуществляется номером i выходной группы шин 3_i.

Путем различных группировок выходных шин (Z_i1,...,Z_in) 3_i процессор воспроизводит ряд других функций и операций адресной и ранговой идентификации сигналов.

По группам выходных шин 4 воспроизводится операция адресной идентификации сигналов заданных рангов:

Здесь по номеру i возбужденного канала Z_ij осуществляется адресная идентификация рангового сигнала x^(j) j-го ранга.

Дальнейшее расширение номенклатуры воспроизводимых операций возможно путем различных межсоединений выводов процессора.

На фиг. 5,а представлено условное изображение процессора (фиг. 1) при n= 3 по горизонтальным группам выходных шин (ранговая идентификация RI). Функция преобразования процессора (фиг. 5,б) определяется выражением (1) при i=1,2,...,n.

При объединении в каждой группе переключательных входов от схемы по фиг. 5, а приходим к схеме по фиг. 5,б, которая при равномерной шкале задающих напряжений U₁, U₂,...,U_n-1 и y₁=y₂=...=y_n=y является n-канальным аналого-цифровым преобразователем (АЦП) с выходным параллельным кодом типа "продвижение единицы".

При соединении каждого i-го входа процессора с i-й группой переключательных входов проходим к схеме n-канального рангового распределителя (фиг. 5, в). Здесь в каждой i-й группе управляющий (идентифицируемый) сигнал x_i проходит на тот выход Z_ij, номер которого j совпадает с рангом сигнала x_i= x^(j).

На фиг. 5,г представлено условное изображение процессора при n=3 по вертикальным группам выходных шин (адресная идентификация Al). Процессор по фиг. 5,г воспроизводит полный набор операций адресной идентификации ранговых сигналов. Здесь на j-й группе шин (j=1,...,n) выделяются сигналы Z_ij=x^(j) j-го ранга, а номер i возбужденной шины в группе идентифицирует номер входной переменной x_i. Функция преобразования схемы по фиг. 5,г определяется выражением (2) при j = 1, 2,...,n.

На фиг. 5,д изображено демультиплексорное включение процессора по фиг. 5,г, воспроизводящего операцию (2) при y_1j=y_2j=...=y_nj=y_j, j=1,2,...,n.

На фиг. 5,е представлено мультиплексорное включение процессора. В мультиплексорном включении процессор (фиг. 5,е) путем различных межсоединений входных (компараторных) и переключательных входов и соответствующей фиксации идентифицирующих сигналов y_ij воспроизводит полные наборы предикатных, предикатно-аргументных, аргументных и непрерывно-логических функций. При этом полное количество аргументных функций от n переменных равно N=n^n!, то есть N=729 при n=3. Операции, воспроизводимые схемой по фиг. 5,е, определяется выражением

При включении входных выводов в схеме по фиг. 5,д в соответствии с фиг. 5, ж воспроизводится операция ранжирования входных сигналов x₁,...,x_n с идентификацией входов, на которые воздействуют выделенные сигналы. Воспроизводимая фиг. 5,ж операция определяется выражением (2) при y_1j=...y_nj=x_j, то есть на j-й группе выходов выделяется сигнал x_i=x^(j) j-го ранга, воздействующий на i-й вход.

Схема, изображенная на фиг. 5, з воспроизводит операцию ранжирования (x₁,...,x_n) _→ (x⁽¹⁾,...,x⁽ⁿ⁾) множества входных сигналов x₁,...,x_n. При n=3 (фиг. 5, з) осуществляется параллельное выделение (селекция) минимального, медианного и максимального сигналов: Z₁=x⁽¹⁾=min(x₁,x₂,x₃), Z₂=x^(m)=med(x₁, x₂,x₃), Z₃=x⁽³⁾=max(x₁,x₂,x_n).

По группе выходов (Z₁₁,Z₂₂,...,Z_nn), для которых воспроизводится операция адресно-ранговых совпадений

Здесь возбуждаются те выходы, для которых идентифицируемый адрес (ранг) сигнала совпадает с его рангом (адресом).

Выбор выходных шин (Z₁₁, . ..,Z_nn) с индексацией i=j задает эталонную ситуацию R₁= [x₁<. . .<x_n], при наличии которой все выходы Z₁₁,...,Z_nn возбуждены. Количество возбужденных выходов в кортеже (Z₁₁,...,Z_nn) является мерой близости текущей ситуации с эталонной. Количество невозбужденных выходов есть хемминговое расстояние между текущей R_i и эталонной R_j ситуациями.

В качестве эталонной может быть выбрана любая из n! ситуация что позволяет осуществлять ситуационную идентификацию сигналов x₁,...,x_n.

На фиг. 6 представлена схема межсоединений горизонтальных и вертикальных шин при работе процессора в режиме ситуационной идентификации сигналов x₁,.. . , x_n при n=3 (см. таблицу), где 11_i есть логические схемы И (конъюктурны). Здесь возбуждается один из n=6 выходных каналов. Номер возбужденного канала идентифицирует соответствующую ситуацию R_i, указанную в таблице. Соответствующей перегруппировкой входных сигналов по входам процессора всегда может быть обеспечено условие R_i=1.

При подаче выходных сигналов с выходов ранжирующей схемы (фиг. 5,з) на вход взвешивающего устройства (фиг. 7) воспроизводится операция рангового взвешивания . На фиг. 7 R1, R2, R3, R4 есть взвешивающие резисторы, 12 - управляемый током источник напряжения (при достаточно малой нагрузке он может отсутствовать). При равных сопротивлениях воспроизводится операция формирования среднеарифметического значения ранговых сигналов x⁽¹⁾,...,x⁽ⁿ⁾: Z=(x⁽¹⁾+...+x⁽ⁿ⁾)/2.

В приведенных схемах выходные сигналы снимаются между соответствующей выходной шиной и шиной заземления ("землей"). При снятии выходных сигналов между двумя заданными i-й и k-й выходными шинами в ранжирующих схемах (фиг. 5,з) воспроизводится операция вычитания ранговых сигналов x⁽ⁱ⁾ и x^(k): Z_i,k= x⁽ⁱ⁾-x^(k). В частности, при i=1 и k=n воспроизводится операция определения размаха выборки x₁,...,x_n:Z_1,n=max(x₁, ...,x_n)-min(x₁,...,x_n).

В статистике медианное значение x^(m) при четных n определяется как полусумма субмедианной и супрамедианной переменных, где m₁=0,5n, На фиг. 8 представлена схема включения процессора (фиг. 5, з) для воспроизведения операции выделения медианного сигнала при n=4. Здесь между субмедианным Z₂=x⁽²⁾ и супрамедианным Z₃=x⁽³⁾ выходами включен делитель напряжения, содержащий равные сопротивления R1 и R2 (R₁= R₂). С выхода делителя напряжения снимается медианное значение Z= x^(m)= (x⁽²⁾+x⁽³⁾)/2 выборки x₁,...,x_n. Аналогично в ранжирующем процессоре любой размерности включение такого делителя между субмедианным и супрамедианным x^(m2) выходом формирует медианное значение.

Таким образом, предлагаемое решение обладает широкими функциональными возможностями, часть которых отсутствует у прототипа.

В общем случае процессор по каждой группе выходных шин может воспроизводить различные операции, что также расширяет его функциональные возможности.

Процессор осуществляет параллельную обработку сигналов, то есть обладает максимально возможным быстродействием, недостижимым при использовании традиционных процессоров, реализующих структуру "аналого-цифровой преобразователь - цифровая обработка сигналов - цифроаналоговый преобразователь".

Изобретение относится к автоматике и может быть использовано для ранговой идентификации входных сигналов. Целью изобретения является расширение функциональных возможностей. Процессор содержит ранговый квантователь, источник квантующего напряжения, источники задающих напряжений и позиционные коммутаторы. 8 ил., 1 табл.

Регуляторный процессор для адресно-ранговой обработки кортежей аналоговых сигналов, содержащий ранговый квантователь с n выходами по числу входных сигналов, источник квантующего напряжения E, n-1 источников задающих напряжений U₁,...U_n-1, n позиционных коммутаторов с одним управляющим и n-1 задающими входами и n выходами, отличающийся тем, что управляющий вход i-го позиционного коммутатора соединен с i-м выходом V_i рангового квантователя, где i=1,2,...n, i-е задающие входы всех позиционных коммутаторов объединения и присоединены к i-му источнику задающего напряжения U_i=(i+0,5) E, i-е выходы всех позиционных коммутаторов объединены и образуют n групп ранговых идентифицирующих каналов, а первые выходы первого, второй выход второго и т. д. до n-го выхода последнего позиционного коммутатора образуют группу выходных шин.