РЕЛЯТОРНЫЙ ПРОЦЕССОР ДЛЯ ИДЕНТИФИКАЦИИ И СЕЛЕКЦИИ СУБМЕДИАННОГО И СУПРАМЕДИАННОГО ЗНАЧЕНИЙ ИНФОРМАЦИОННОЙ ПЕРЕМЕННОЙ Российский патент 2001 года по МПК G06G7/48 G06G7/52 

Изобретение относится к области аналоговой вычислительной техники, радиоэлектроники и автоматики и может быть использовано для идентификации и селекции информационной переменной на заданном множестве четного числа сигналов, в устройствах допускового контроля, для формирования и генерации линейно-изломных и разрывных функций и др.

Известны реляторные ранжирующие (сортирующие) устройства, которые при четном числе n задающих аналоговых сигналов x₁, x₂, ..., x_n по срединным выходам устройства воспроизводят операции селекции субмедианного и супрамедианного значений информационной переменной x ∈ {x₁, ..., x_n} (см., например, а.с. СССР 1365099, 4 G 06 G 7/12, H 03 K 17/51; Л.И.Волгин. Синтез устройств для обработки и преобразования информации в элементном базисе реляторов. - Таллинн: Валгус, 1989, рис.76).

Известны также многопороговые функциональные преобразователи, построенные в элементном базисе реляторов, воспроизводящие вышеуказанные операции идентификации и селекции (а.с. 1689972, кл. G 06 G 7/25).

Недостатком известных устройств при их использовании для идентификации и селекции субмедианой и супрамедианной значений информационного сигнала является аппаратурная избыточность по числу используемых аналоговых ключей.

Наиболее близким по совокупности признаков к предлагаемому схемному решению является реляторный коммутационно-логический преобразователь (а.с. СССР 1621054, кл. G 06 7/25, фиг. 3), который при четном числе n сигналов задающего множества по двум срединным выходам воспроизводит операции идентификации и селекции информационного сигнала x по признаку его принадлежности к субмедианному или супрамедианному значениям.

Прототип обладает тем же недостатком - избыточность аналоговых ключей.

Сущность изобретения заключается в уменьшении аппаратурных затрат за счет использования минимально необходимого числа аналоговых ключей.

Указанный технический результат при осуществлении изобретения достигается тем, что в реляторном процессоре, содержащем входной демультиплексор и последовательно соединенный с ним выходной мультиплексор, содержащие соответственно 0,5n и 0,5n-1 реляторов, каждый из которых содержит компаратор и группу замыкающих и размыкающих ключей, управляемых от выхода компаратора этого же релятора, входной релятор мультиплексора содержит 0,5n переключательных каналов, каждый из которых состоит из размыкающего и замыкающего ключей, в каждом последующем реляторе мультиплексора число переключательных каналов уменьшается на единицу до достижения в выходном реляторе мультиплексора двух переключательных каналов, в мультиплексоре в каждом переключательном канале реляторов выходные выводы ключей соединены и образуют выходы реляторов, а входы переключательных каналов являются переключательными входами реляторов, в срединных входах каждого i-го релятора мультиплексора четные входы предыдущего (j-1)-го переключательного канала соединены с нечетными входами последующего j-го переключательного канала этого же релятора, для выходного релятора демультиплексора (i=0,5n) и реляторов мультиплексора (i= 0,5n+1, 0,5n+2, ..., n-1) первый и последний выходы предыдущего релятора соединены соответственно с первым и последним входами последующего релятора, а выходы последнего (n-1)-го релятора мультиплексора являются первым и вторым выходами реляторного процессора, причем замыкающие и размыкающие ключи реляторов демультиплексора в реляторах мультиплексора заменяются соответственно на размыкающие и замыкающие ключи.

Электрические схемы реляторных процессору при четном числе n > 3 задающих сигналов (x₁, x₂, ..., x_n) при выборе одного из них в качестве информационной (идентифицируемой) переменной представлены на фиг. 1 (n = 2), фиг. 2 (n = 4), фиг. 3 (n = 6) и фиг. 4 (n = 8). Здесь в качестве информационного выбран сигнал (напряжение) x_n = x.

Реляторный процессор построен на n-1 реляторах 1, 2, ..., i, ..., n-1 - логических элементов, воспроизводящих элементарные операции предикатной алгебры выбора. Каждый релятор (фиг. 1) содержит компаратор K и группу замыкающих S_j и размыкающих аналоговых ключей, состояние которых (замкнут, разомкнут) управляется выходным напряжением компаратора K (выход компаратора соединен с управляющими входами ключей S_j и этого же релятора). Зачерненными кружками на фиг. 1-4 обозначены входные выводы размыкающих ключей. Незачерненными кружками обозначены инвертирующие входы компараторов реляторов RL_i, которые являются инвертирующими компараторными входами реляторов.

Каждая пара (S_j, ) разнотипных ключей образует j-й переключательный канал j релятора i_j, где i - порядковая нумерация реляторов от входа к выходу, j - порядковая нумерация каналов сверху вниз по рисункам, изображенных на фиг. 2-4.

Первые и вторые входные и выходные выводы каждой пары ключей (S_j, ) являются соответственно входами и выходами j-го переключательного канала. Реляторы процессора разделяются на две последовательно соединенные группы: входная демультиплексорная D (реляторы 1, 2, ..., n₁ = 0,5n) и выходная мультиплексорная M (реляторы n₁+1, n₁+2, ..., n-1, которые содержат соответственно 0,5n, 0,5n-1, 0,5n-2, ..., 2 переключательных каналов). Каждый i-й релятор демультиплексора D содержит j=i переключательных каналов j_i.

В реляторном процессоре все инвертирующие входы компараторов реляторов объединены и образуют информационный вход процессора, на который подается сигнал x, принятый информационным. Остальные n-1 аналоговых сигналов задающего множества в произвольном порядке подаются на неинвертирующие всех n-1 компараторов реляторов.

Оба входа переключательного канала входного релятора демультиплексора (i= 1) являются переключательными входами рангового процессора, на которые подаются первый и второй идентифицирующие сигналы. Входы каждого переключательного канала в остальных реляторах демультиплексора (i = 2, 3, ..., 0,5n) соединены и образуют переключательные входы реляторов, а их выходы являются выходами реляторов. В реляторах демультиплексора первый выход первого переключательного канала (j=1) и последний выход последнего переключательного канала (j=i) в i-м реляторе соединены соответственно с первым и последним переключательными входами последующего (j+1)-го релятора, в срединных выходах каждого i-го релятора четные выходы предыдущего (j-1)-го переключательного канала соединены с нечетными выходами j-го переключательного канала этого же релятора. Входной релятор (i=0,5n+1) мультиплексора содержит 0,5n переключательных каналов. Каждый l-й выход последнего релятора демультиплексора (i= 0,5n) соединен соответственно с l-м входом первого релятора мультиплексора (i=0,5n+1).

Работа реляторного процессора осуществляется следующим образом. При функционировании в режиме идентификации на первый и второй переключательные входы процессора подаются соответственно идентифицирующие сигналы y₁ и y₂. На информационный вход процессора подается один из сигналов x_k задающего множества x₁, x₂, ..., x_k, ..., x_n (для фиг. 1-4) x_k = x_n = x). Остальные сигналы в произвольном порядке подаются на неинвертирующие компараторные входы реляторов. При этом по первому z₁ (субмедианному) и второму z₂ (супрамедианному) выходам процессора выходные сигналы определяются выражениями z₁ = z₂ = 0 при x≠x^(m-1), x≠x^(m+1);


где m-1 и m+1 есть соответственно субмедианный и супрамедианный ранги идентифицируемой (информационной) переменной x = x_k.

Для множества четного числа задающих сигналов медианное значение x^(m) определено как полусумма
0,5[x^(m-1) + x^(m+1)] = x^(m),
т.е. при четном n медиана как физическая величина не существует.

При объединении в процессоре его переключательных входов (y₁ = y₂ = y) вышеприведенные выражения сохраняются при замене в них обозначений y₁ и y₂ на y.

При работе в режиме селектирования в ранговом процессоре информационный сигнал x одновременно подается на информационный вход и переключательные входы процессора (y₁ = y₂ = x), а первый и второй выходы процессора объединяются (z₁ = z₂ = z). Тогда по выходу z воспроизводится операция селектирования (выделения) информационной переменной x по ее субмедианному и супрамедианному ранговым признакам:

При n = 2 (задающее множество содержит два сигнала x и x₁) схема процессора вырождается в схему одноканального коммутационного релятора (фиг. 1), для которой z₁ = max (x, x₁), z₂= min(x, x₁).

Предложенное схемное решение обладает свойством обратимости относительно выходов и переключательных входов процессора, т.е. выходы последнего (n-1)-го релятора могут быть использованы как входные переключательные входы, а переключательные входы первого (i= 1) релятора - как выходы процессора. Свойство обратимости позволяет расширить области применения предложенного рангового процессора.

Выигрыш в уменьшении суммарного числа ключей в предложенном решении по сравнению с прототипом возрастает с увеличением размерности заданного множества задающих сигналов. Например, при n = 4, 6, 8 в прототипе необходимо использовать в составе реляторов соответственно 12, 30, 56 однополюсных ключей, а в предложенных схемных решениях используются соответственно 10, 22, 38 ключей.

Изобретение относится к области аналоговой вычислительной техники и может быть использовано для генерации линейно-изломных функций. Техническим результатом является упрощение устройства. Процессор содержит последовательно соединенные входной демультиплексор и выходной мультиплексор, содержащие реляторы, каждый из которых содержит компаратор и замыкающие и размыкающие ключи. 4 ил.

Реляторный процессор для идентификации и селекции субмедианного и супрамедианного ранговых значений информационной переменной на заданном множестве n аналоговых сигналов, содержащий последовательно соединенные входной демультиплексор и выходной мультиплексор ранговой обработки четного числа n>3 аналоговых сигналов, содержащие соответственно 0,5n и 0,5n-1 реляторов, каждый из которых содержит компаратор с инвертирующим и неинвертирующим входами, в каждом реляторе выход компаратора соединен с управляющими входами переключательных каналов релятора, все инвертирующие входы компараторов реляторов объединены и образуют информационный вход реляторного процессора, на который подается один из n аналоговых сигналов задающего множества, остальные n-1 аналоговых сигналов задающего множества в произвольном порядке подаются на неинвертирующие входы всех n-1 компараторов реляторов, в демультиплексоре i-й от входа процессора релятор содержит i переключательных каналов, состоящих из замыкающего и размыкающего ключей, входные и выходные выводы которых являются входами и выходами этих каналов, оба входа переключательного канала входного релятора демультиплексора (i=1) являются переключательными входами рангового процессора, на которые подаются первый и второй идентифицирующие сигналы, входы каждого переключательного канала в остальных реляторах демультиплексора (i= 2,3, . ..,0,5n) соединены и образуют переключательные входы реляторов, а выходы переключательных каналов являются выходами реляторов, в реляторах демультиплексора первый выход первого переключательного канала (j=1) и последний выход последнего переключательного канала (j= i) в i-м реляторе соединены соответственно с первым и последним переключательными входами последующего (i+1)-го релятора, в срединных выходах каждого i-го релятора четные выходы предыдущего (j-1)-го переключательного канала соединены с нечетными выходами последующего j-го переключательного канала, отличающийся тем, что входной релятор (i=0,5n+1) мультиплексора содержит 0,5n переключательных каналов и в каждом последующем реляторе мультиплексора число переключательных каналов уменьшается на единицу до достижения в выходном реляторе мультиплексора двух переключательных каналов, в мультиплексоре в каждом переключательном канале реляторов выходные выводы ключей соединены и образуют выходы реляторов, а входы переключательных каналов являются переключательными входами реляторов, в срединных переключательных входах каждого i-го релятора мультиплексора четные входы предыдущего (j-1)-го переключательного канала соединены с нечетными входами последующего j-го переключательного канала релятора, для выходного релятора демультиплексора (i=0,5n) и реляторов мультиплексора (i=0,5n+1, 0,5n+2,..., n-1) первый и последний выходы предыдущего релятора соединены соответственно с первым и последним входами последующего релятора, а выходы последнего (n-1)-го релятора мультиплексора являются первым и вторым выходами реляторного процессора, причем замыкающие и размыкающие ключи в реляторах демультиплексора, в реляторах мультиплексора соответствуют размыкающим и замыкающим.