РЕЛЯТОРНЫЙ ПРОЦЕССОР ДЛЯ ИДЕНТИФИКАЦИИ ИНФОРМАЦИОННОГО СИГНАЛА ПО ПРИЗНАКУ ЕГО ПРИНАДЛЕЖНОСТИ К СУБМЕДИАННОМУ ИЛИ СУПРАМЕДИАННОМУ ПОДМНОЖЕСТВАМ МАССИВА АНАЛОГОВЫХ СИГНАЛОВ Российский патент 2001 года по МПК G06G7/48 

Изобретение относится к автоматикe и аналоговой вычислительной техникe и может быть использовано для идентификации и селекции одного из сигналов, принадлежащего заданному множеству аналоговых сигналов, для допускового контроля информационного сигнала по признаку его принадлежности к субмедианной или супрамедианной группам ранговых переменных и др.

Известны реляторные ранжирующие (сортирующие) устройства, которые при четном числе n задающих аналоговых сигналов x₁, x₂,..., x_n при объединении их выходов в виде группы (субмедианной и супрамедианной) воспроизводят по этим двум выходам операцию идентификации одного из входных сигналов по признаку его принадлежности к субмедианной или супрамедианной группам сигналов (см., например, а.с. СССР 13650995).

Недостатком известных устройств при его использовании в качестве субмедианного-супрамедианного идентификатора является аппаратурная избыточность по количеству используемых аналоговых ключей.

Наиболее близким по совокупности признаков к предлагаемому решению является реляторный многопороговый функциональный преобразователь (а.с. СССР 1621054, G 06 G 7/25, фиг. 3), который при объединении его выходов в две группы (субмедианный выход и супрамедианный выход) воспроизводит идентификации информационного сигнала по признаку его принадлежности к субмедианной или супрамедианной подгруппам заданного множества аналоговых сигналов.

В прототипе используется минимально возможное число реляторов и меньшее число ключей по сравнению с известными устройствами, но сохраняется при его работе в режиме субмедианной-супрамедианной идентификации избыточность по количеству использованных ключей.

Сущность изобретения заключается в уменьшении аппаратурных затрат за счет использования минимально необходимого числа аналоговых ключей.

Указанный технический результат при осуществлении изобретения достигается тем, что в прототипе при четном числе n задающих сигналов используется n-1 реляторов, каждый релятор содержит 2i (i = 1, 2, ..., n-1) переключательных каналов, инвертирующие входы всех компараторов реляторов объединены и образуют информационный вход устройства, на который подается один из сигналов задающего множества аналоговых сигналов (информационный сигнал), а на его неинвертирующие входы в произвольном порядке подаются остальные сигналы задающего множества, выходы каждого предыдущего релятора соединены соответственно с переключательными входами последующего релятора, выходы последнего релятора являются выходами устройства, а объединенные входы переключательного канала первого релятора являются идентифицирующим входом устройства.

Технический результат при осуществлении изобретения достигается тем, что (0,5n+1)-й входной релятор мультиплексора содержит i-1 переключательных каналов, и в каждом последующем реляторе число каналов уменьшается на единицу до достижения в выходном реляторе мультиплексора одного переключательного канала, в срединных выходах каждого i-го релятора мультиплексора четные выходы предыдущего (j-1)-го переключательного канала соединены с нечетными выходами последующего j-го переключательного канала релятора, каждый (j-1)-й срединные выходы выходного релятора демультиплексора соединен соответственно с j-м переключательным входом первого релятора мультиплексора (i=0,5n+1), первые выходы всех реляторов мультиплексора (i=0,5n+1, 0,5n+2,...,n-1) и выходного релятора демультиплексора (i=0,5n) соединены и образуют субмедианный выход реляторного процессора, последние выходы всех реляторов мультиплексора и выходного релятора демультиплексора соединены и образуют супрамедианный выход реляторного процессора, а в демультиплексоре переключательные входы первого релятора (i=1) объединены и образуют идентифицирующий переключательный вход реляторного процессора.

Электрические схемы реляторных процессоров при четном числе задающих сигналов x₁, x₂,..., x_l,..., x_n при выборе одного из них (x_l = x) в качестве информационного изображены на фиг. 2 (n=4), фиг. 3 (n=6) и фиг. 4 (n=8).

Реляторные процессоры построены на n-1 реляторах 1,2,..., i,...,n логических элементах, воспроизводящих элементарные операции предикатной алгебры выбора.

Каждый релятор (фиг. 1) содержит компаратор K и группу замыкающих S_j и размыкающих аналоговых однополюсных ключей, состояние которых (замкнут, разомкнут) управляется выходным напряжением этого же компаратора (выход компаратора K соединен с управляющими входами ключей S_j и ). Зачерненными кружками на фиг. 1-4 обозначены входные выводы размыкающих ключей. Незачерненными кружками обозначены инвертирующие входы компараторов K реляторов RL_i, которые являются инвертирующими компараторными входами реляторов. Неинвертирующие входы компараторов являются неинвертирующими входами реляторов.

Каждая пара (S_j, ) разнотипных ключей (замыкающий S_j, размыкающий ) образуют j-й переключательный канал j_i, релятора RL_i, где i есть порядковая нумерация реляторов, j - порядковая нумерация каналов в j-м реляторе RL_i. Входные и выходные выводы каждой пары (S_j, ) ключей являются соответственно входами и выходами j-го переключательного канала i-го релятора RL_i. Реляторы в процессоре разделяются на две последовательно соединенные группы: входная демультиплексорная D (реляторы 1, 2,..., 0,5n) и выходная мультиплексорная M группа (реляторы с нумерацией (0,5n+1, 0,5n+2,..., n-1), которые содержат соответственно 0,5n, и 0,5n-1 реляторов.

В реляторном процессоре входы каждого j-го переключательного канала i-го релятора RL_i при i=1,2,..., n-1 объединены и образуют переключательные входы реляторов. При этом выходные выводы ключей переключательных каналов являются выходами всех реляторов процессора.

Все переключательные каналы реляторов процессора выполнены по идентичным схемам, совпадающим с переключательным каналом 1₁ (фиг. 1). При n = 2 (фиг. 1) демультиплексор D содержит один одноканальный релятор (0,5n=1), a мультиплексор отсутствует (0,5n-1=0), т.е. процессор при n=2 вырождается в одноканальный релятор, для которого субмедианное x^(m-1) и супрамедианное x^(m+1) значения информационного сигнала совпадают соответственно с минимальным и максимальным значениями сигнала x на двоичном множестве {x₁,x₂} задающих сигналов.

В срединных выходах каждого i-го релятора процессора четные выходы предыдущего (j-1)-го переключательного канала соединены с нечетными выходами последующего j-го переключательного канала этого релятора. В демультиплексоре от первого (i= 1) до предпоследнего (i=0,5n-1) релятора первый и последний выходы каждого предыдущего релятора соединены соответственно с первым и последним переключательными входами последующего релятора.

Входной релятор мультиплексора (i=0,5n+1) содержит 0,5n-1 переключательных каналов, и в каждом последующeм реляторе число переключательных каналов уменьшается на единицу до достижения в выходном реляторе мультиплексора одного переключательного канала.

Каждый k-й срединный выход последнего релятора демультиплексора (i=0,5n) соединен соответственно с k-м переключательным входом первого релятора мультиплексора (i=0,5n+1).

Первый выход выходного релятора демультиплексора (i=0,5n) и первые выходы всех реляторов мультиплексора объединены и образуют субмедианный выход реляторного процессора, а последний выход релятора демультиплексора и последние выходы всех реляторов мультиплексора объединены и образуют супрамедианный выход реляторного мультиплексора.

Переключательный вход первого релятора демультиплексора (i=1) является идентифицирующим переключательным входом реляторного процессорa.

Работа реляторного процессора осуществляется следующим образом. На переключательный вход процессора подается идентифицирующий сигнал у. На информационный вход процессора подается один из n задающих напряжений x₁,..., x_n, который задан в качестве идентифицируемого.

Остальные n-1 задающих напряжений в произвольном порядке подаются на неинвертирующие входы всех реляторов. При этом при работе в режиме идентификации по субмедианному Z₁ и супрамедианному Z₂ выходам процессора воспроизводятся функции идентификации


Здесь x⁽¹⁾, x⁽²⁾,...x^(r'), x^(r''),...,x⁽ⁿ⁾ есть ранговые значения, которые может принимать идентифицируемый сигнал x на задающем множестве сигналов x₁,...,x,..., x_n (для фиг. 1-4 x=x_n);
r_i есть ранг (порядковый номер) i-й компоненты задающего (вектора) сигналов (x₁, . ..,x_n ), r'=m-1, r''=m+1; x^(m-1), x^(m+1) - субмедианное и супрамедианное значения сигнала x.

При четном n медианное значение x^(m) идентифицируемого сигнала x не существует и математически определяется как полусумма x^(m) = 0,5[x^(m-1) + x^(m+1)].

При работе реляторного процессора в режиме селекции информационной переменной x идентифицирующий y и идентифицируемый x сигналы отождествляются (y = x), что соответствуют объединению этих входов при подаче на объединенный вход сигнала x. При этом вышеприведенные выражения для функций идентификации сохраняются при замене в них y на x.

Для расширения областей применения ранговый процессор может использоваться в режиме обратной передачи сигналов. Для этого на выходы Z₁ и Z₂ (фиг. 1-4) процессора одновременно подается идентифицирующий сигнал y (выходы Z₁ и Z₂ объединены), а выходные сигналы в процессоре снимаются с разъединенных выводов переключательного канала первого релятора (i=1) демультиплексора.

Выигрыш в уменьшении суммарного числа ключей в предложенном схемном решении возрастает с увеличением размерности n задающего множества сигналов. В частности, при n = 4, 6, 8 в прототипе необходимо использовать соответственно 6, 15 и 28 однополюсных ключей, а в предложенном схемном решении используется соответственно 4, 9 и 16 ключей.

Изобретение относится к области автоматики и может использоваться для ранжирования и сортировки информации. Техническим результатом является упрощение устройства. Устройство содержит входной демультиплексор и выходной мультиплексор, при этом демультиплексор и мультиплексор содержат реляторы, каждый из которых содержит компаратор и переключательные каналы, состоящие из замыкающих и размыкающих ключей. 4 ил.

Реляторный процессор для идентификации информационного сигнала по признаку его принадлежности к субмедианному и супрамедианному подмножествам задающих аналоговых сигналов, содержащий последовательно соединенные входной демультиплексор и выходной мультиплексор ранговой обработки четного числа задающих сигналов, при этом демультиплексор и мультиплексор содержат реляторы, каждый из которых содержит компаратор, выход которого соединен с управляющими входами переключательных каналов этого же релятора, все инвертирующие входы всех компараторов объединены и образуют информационный вход реляторного процессора, предназначенный для одного из задающих сигналов, неинвертирующие входы всех компараторов предназначены для остальных задающих сигналов, переключательные каналы каждого релятора демультиплексора состоят из замыкающего и размыкающего ключей, входные и выходные выводы которых являются входами и выходами этих каналов, в каждом реляторе демультиплексора входы каждого переключательного канала объединены и образуют переключательные входы реляторов, в демультиплексоре в реляторах с первого по предпоследний четный выход предыдущего канала соединен с нечетным выходом последующего канала своего релятора, первый и последний выходы каждого предыдущего с первого по предпоследний релятора демультиплексора соединены соответственно с первым и последним входами последующего релятора, отличающийся тем, что в мультиплексоре в каждом последующем реляторе число каналов уменьшается на единицу до достижения в выходном реляторе мультиплексора одного переключательного канала, в мультиплексоре, начиная со второго по предпоследний, четные выходы предыдущего переключательного канала соединены с нечетными выходами последующего переключательного канала этого релятора, выходы выходного демультиплексора соединены с одноименными переключательными входами первого релятора мультиплексора, первый выход последнего релятора демультиплексора и первые выходы всех реляторов мультиплексора присоединены к субмедианному выходу реляторного процессора, последний выход последнего релятора демультиплексора и последние выходы всех реляторов мультиплексора присоединены к супрамедианному выходу реляторного процессора.