АНАЛОГО-ЦИФРОВОЕ МНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО Российский патент 1998 года по МПК G06J1/00 

Изобретение относится к области вычислительной техники и предназначено для использования в гибридных вычислительных системах.

Известно множительно-делительное устройство [1], содержащее генератор тактовых импульсов, счетчик, цифроаналоговый преобразователь, компаратор, переключатель и блок синхронизации.

Недостатком этого устройства являются ограниченные функциональные возможности, выражающиеся в том, что устройство оперирует только с аналоговыми входными величинами и, несмотря на наличие цифровых элементов, результат на выходе получается также в аналоговой форме.

Наиболее близким по технической сущности является аналого-цифровое множительно-делительное устройство [2], содержащее генератор тактовых импульсов, цифроаналоговый преобразователь, подключенный цифровыми входами к цифровым выходам устройства, а аналоговым входом - к выходам трех ключей, сигнальные входы первого и второго из которых соединены соответственно с первым и вторым аналоговыми входами устройства, а сигнальный вход третьего крюча подключен к выходу первой запоминающей ячейки, первому аналоговому выходу устройства и к сигнальному входу четвертого ключа, выход которого соединен с первым входом компаратора и с выходом пятого ключа, подключенного сигнальным входом к третьему аналоговому входу устройства. Второй вход компаратора соединен с выходом цифроаналогового преобразователя и с сигнальными входами шестого и седьмого ключей, выходы которых подключены соответственно к входам первой и второй запоминающих ячеек, а выход второй запоминающей ячейки соединен со вторым аналоговым выходом устройства. Управляющие входы ключей подключены к соответствующим выходам блока синхронизации, а цифровые входы цифроаналогового преобразователя соединены с выходами реверсивного счетчика, подключенного установочными входами к цифровым входам устройства, а суммирующим и вычитающим входами - к выходам переключателя, соединенного управляющим входом с выходом компаратора, а сигнальным входом с выходом элемента И, подключенного первым входом к выходу генератора тактовых импульсов. Второй вход элемента И и управляющий вход реверсивного счетчика соединены с соответствующими выходами блока синхронизации.

Недостатком прототипа является пониженное быстродействие. Причина пониженного быстродействия заключается в том, что в прототипе реализован алгоритм последовательного подбора кода на входах цифро-аналогового преобразователя увеличением или уменьшением содержимого счетчика на единицу за один период тактовых импульсов. Операция подбора кода, следовательно, занимает до 2ⁿ тактов, где n - разрядность цифроаналогового преобразователя.

Целью изобретения является повышение быстродействия устройства.

С этой целью в аналого-цифровое множительно-делительное устройство взамен реверсивного счетчика, переключателя и элемента И введены распределитель импульсов, группа элементов И, регистр, восьмой и девятый ключи. Распределитель импульсов подключен тактирующим входом к выходу генератора тактовых импульсов, а управляющим входом - к соответствующему выходу блока синхронизации. Первая группа выходов распределителя импульсов соединена с единичными установочными входами регистра, а вторая группа выходов - со вторыми входами группы элементов И. Первые входы группы элементов И подключены к выходам восьмого и девятого ключей, соединенных управляющими входами с соответствующими выходами блока синхронизации, причем вход восьмого ключа соединен с цифровым входом устройства, а вход девятого ключа - с выходом компаратора. Выходы группы элементов И соединены с нулевыми установочными входами регистра, выход которого подключен к цифровым входам цифроаналогового преобразователя и к цифровым выходам устройства.

Введенные блоки позволяют осуществлять подбор кода на входах цифроаналогового преобразователя методом последовательного приближения, осуществляемого за 2n тактов, что и вызывает увеличение быстродействия устройства по сравнению с прототипом.

При осуществлении операции последовательного приближения восьмой и девятый ключи, работающие в противофазе, определяют один из двух возможных подрежимов работы блоков подбора кода (распределителя импульсов, группы элементов И и регистра). Если восьмой ключ разомкнут, а девятый замкнут - осуществляется подбор кода, уравновешивающего аналоговые сигналы на двух входах компаратора. Если восьмой ключ замкнут, а девятый разомкнут - осуществляется загрузка регистра последовательным кодом с цифрового входа устройства.

На чертеже изображена структурная схема аналого-цифрового множительно-делительного устройства.

Оно содержит цифроаналоговый преобразователь 1, цифровые выходы устройства 2, первый, второй и третий ключи 3, 4 и 5, первый и второй аналоговые входы устройства 6 и 7, первую запоминающую ячейку 8, первый аналоговый выход устройства 9, четвертый ключ 10, компаратор 11, пятый ключ 12, третий аналоговый вход устройства 13, шестой и седьмой ключи 14 и 15, вторую запоминающую ячейку 16, второй аналоговый выход устройства 17, блок синхронизации 18, восьмой и девятой ключи 19 и 20, цифровой вход устройства 21, группу элементов И 22, распределитель импульсов 23, регистр 24 и генератор тактовых импульсов 25.

Устройство работает следующим образом.

Для перемножения двух аналоговых величин с представлением результата в аналоговой форме на управляющие входы ключей 4, 12 и 20 поступают сигналы с блока 18, при этом опорное напряжение E_оп и сомножитель x₃ поступают на аналоговый вход ЦАП 1 и на первый вход компаратора 11 соответственно, а сигнал с выхода компаратора 11 поступает на первую группу входов группы элементов И. На управляющий вход распределителя 23 поступает сигнал разрешения с блока 18 и на выходах распределителя 23 с частотой импульсов генератора 25 вырабатывается последовательность импульсов, каждый из которых сдвинут на такт относительно предыдущего. Нечетные импульсы с нечетных выходов распределителя 23 последовательно устанавливают в "единицу" разряды регистра 24, а четные импульсы через группу элементов И 22 либо сбрасывают соответствующие разряды в "нуль" при разрешающем потенциале на выходе компаратора 11, прошедшего через ключ 20, либо компаратор 11 запрещает их прохождение через группу элементов И 22. Таким образом, цикл преобразования выполняется с частотой импульсов генератора 25 за 2n тактов (n - разрядность регистра 24). По окончании этого цикла в регистре 24 фиксируется код N = x₃/E_оп. На управляющие входы ключей 3 и 14 поступают, а с управляющих входов ключей 4, 12, 20 снимаются сигналы с блока 18. При этом на аналоговый вход ЦАП 1 подается сомножитель x₁, который умножается на код регистра 21, и результат перемножения запоминается в ячейке 8 и выдается на аналоговый выход 9.

Для перемножения двух аналоговых величин с представлением результата в цифровой форме на управляющие входы ключей 4, 12 и 20 поступают сигналы с выходов блока 18. Опорное напряжение с входа 7 и входной сигнал x₃ с входа 13 подаются соответственно на аналоговый вход ЦАП 1 и на первый вход компаратора 11, а сигнал с выхода компаратора 11 поступает на первую группу входов группы элементов И. На управляющий вход распределителя импульсов 23 подается сигнал разрешения блока 18, и производится цикл преобразования, по окончании которого в регистре 21 фиксируется код N = x₃/E_оп. На управляющие входы ключей 3 и 14 поступают, а с управляющих входов ключей 4 и 12 снимаются сигналы блока 18, при этом на аналоговый вход ЦАП 1 подается сигнал x₁ с входа 6 и выходное напряжение ЦАП 1 запоминается в ячейке 8. Далее на управляющие входы ключей 4 и 10 поступают, а с управляющих входов ключей 3 и 14 снимаются сигналы блока 18, при этом на аналоговый вход ЦАП 1 и на первый вход компаратора 11 поступают соответственно опорное напряжение и выходной сигнал ячейки 8. На управляющий вход распределителя 23 поступает сигнал разрешения с блока 18, и производится цикл преобразования, результат которого, равный произведению сигналов с входом 6 и 13, выдается с выходов регистра 24 на цифровые выходы устройства 2.

Для умножения аналоговой величины на цифровую с представлением результата в аналоговой форме на управляющие входы ключей 3, 14 и 19 поступают сигналы с блока 18. При этом величина x₁ с аналогового входа 6 подается на аналоговый вход ЦАП 1, а цифровая величина x₂ с цифрового входа управления 21 в последовательном коде подается на первую группу входов группы элементов И 22. На управляющий вход распределителя 23 подается разрешение с блока 18 и производится цикл преобразования, по окончании которого в регистре 24 будет записан код N = x₂. В результате этого в запоминающей ячейке 8 фиксируется значение, равное произведению x₁ на x₂, которое выдается на аналоговый выход 9. Если при этом необходимо получить результат в цифровой форме, то с управляющих входов ключей 3, 14, 19 снимаются, а на управляющие входы ключей 4, 10 и 20 подаются сигналы с соответствующих выходов блока 18. При этом опорное напряжение с входа 7 подается на аналоговый вход ЦАП 1, а выходное напряжение с ячейки 8 подается на первый вход компаратора 11, а выходное напряжение компаратора 11 подается на первую группу входов группы элементов И 22. Далее с блока 18 подается разрешение на управляющий вход распределителя 23 и производится цикл преобразования. По окончании этого цикла на выходах регистра 24 и, соответственно, на цифровых выходах устройства 2 появляется код, равный произведению аналоговой величины на цифровую, деленному на опорное напряжение.

Для деления двух аналоговых величин с представлением результата в цифровой форме на управляющие входы ключей 3, 12 и 20 поступают сигналы с выходов блока 18, при этом входные сигналы x₁ и x₃ с аналоговых входов 6 и 13 подаются на аналоговый вход ЦАП 1 и на первый вход компаратора 11 соответственно, а сигнал с выхода компаратора 11 поступает на первую группу входов группы элементов И. На управляющий вход распределителя импульсов 23 подается сигнал разрешения с блока 18, и производится цикл преобразования, по окончании которого в регистре 24 фиксируется код N = x₃/x₁, который выдается на цифровые выходы устройства 2. Если при этом необходимо получить результат в аналоговой форме, то на управляющие входы ключей 4 и 14 поступают, а с управляющих входов ключей 3, 12 и 20 снимаюся сигналы блока 18. При этом на аналоговый вход ЦАП 1 подается опорное напряжение E_оп и итоговый результат преобразования запоминается в запоминающей ячейке 8 и выдается на аналоговый выход 9.

Для деления цифровой величины на аналоговую с представлением результата в цифровой форме на управляющие входы ключей 4, 14 и 19 поступают сигналы с блока 18. При этом цифровая величина x₂ с цифрового входа устройства 21 в последовательном коде подается на первую группу входов группы элементов И 22, а опорное напряжение с входа 7 - на аналоговый вход ЦАП 1. На управляющий вход распределителя 23 подается разрешение с блока 18 и производится цикл преобразования, по окончании которого в регистре 24 будет записан код N = x₂. В результате этого в запоминающей ячейке 8 фиксируется значение, равное коду делимого x₂. Затем ключи 4, 14 и 19 закрываются и открываются ключи 3, 10 и 20. При этом аналоговая величина делителя с входа 6 подается на аналоговый вход ЦАП 1, выходное напряжение с ячейки 8 подается на первый вход компаратора 11, а выходное напряжение компаратора 11 подается на первую группу входов группы элементов И 22. Далее с блока 18 подается разрешение на управляющий вход распределителя 23 и производится цикл преобразования. По окончании этого цикла на выходах регистра 24 и, соответственно, на цифровых выходах устройства 2 появляется код, равный отношению цифровой величины делимого к аналоговой величине делителя. Если при этом необходимо получить результат в аналоговой форме, то по окончании цикла преобразования запираются ключи 3 и 10, отпираются ключи 4 и 14. При этом на аналоговый вход ЦАП 1 поступает опорное напряжение и в ячейке 8 фиксируется результат деления в аналоговой форме, который выдается на выход 9 устройства.

При возведении в квадрат аналоговой величины с представлением результата в аналоговой форме замыкаются ключи 4, 12 и 20, напряжение E_оп поступает со входа 7 на аналоговый вход ЦАП 1, входной сигнал x₃ поступает на вход компаратора 11 и производится цикл преобразования, затем замыкается ключ 14 и входной сигнал x₃ запоминается элементом 8. Затем замыкаются ключи 5 и 15 и размыкаются ключи 4, 12 и 14. Сигнал с выхода элемента 8 поступает на аналоговый вход ЦАП 1, а результат умножения запоминается элементом 16 и передается на аналоговый выход устройства 17.

При возведении в квадрат цифровой величины с представлением результата в аналоговой форме на управляющие входы ключей 4, 14 и 19 поступают сигналы с блока 18. При этом опорное напряжение E_оп с аналогового входа 7 подается на аналоговый вход ЦАП 1, а цифровая величина x₂ с цифрового входа устройства 21 в последовательном коде подается на первую группу входов группы элементов И 22. Производится цикл преобразования, в результате которого в регистр 24 записывается код N = x₂, результат умножения которого на E_оп в ЦАП 1 записывается в запоминающую ячейку 8. Затем замыкаются ключи 5 и 15 и размыкаются ключи 4 и 14. Сигнал с выхода элемента 8 поступает на аналоговый вход ЦАП 1, а результат умножения запоминается элементом 16 и передается на аналоговый выход устройства 17.

Сравнение рассмотренного устройства с прототипом, цикл измерения которого выполняется за 2ⁿ тактов, показывает, что при одинаковой разрядности быстродействие рассмотренного устройства выше в 2ⁿ/4n раза для операций умножения аналоговой величины на цифровую с представлением результата в цифровой форме и деления цифровой величины на аналоговую и выше в 2ⁿ/2n раз для остальных операций, кроме операции умножения аналоговой величины на цифровую с представлением результата в аналоговой форме и возведения цифровой величины в квадрат с представлением результата в аналоговой форме.

Источники информации.

1. Авторское свидетельство СССР N 1568058 от 5.6.86
2. Авторское свидетельство СССР N 674042 от 4.11.76 - прототип.

Изобретение относится к области вичислительной техники и может быть использовано в гибридных вычислительных системах. Техническим результатом является повышение быстродействия. Устройство содержит ключи, компаратор, запоминающие ячейки, генератор тактовых импульсов, блок синхронизации, регистр, группу элементов И и распределитель импульсов. 1 ил.

Аналого-цифровое множительно-делительное устройство, содержащее генератор тактовых импульсов, цифроаналоговый преобразователь, подключенный цифровыми входами к цифровым выходам устройства, а аналоговым входом - к выходам трех ключей, сигнальные входы первого и второго из которых соединены соответственно с первым и вторым аналоговыми входами устройства, а сигнальный вход третьего ключа подключен к выходу первой запоминающей ячейки, первому аналоговому выходу устройства и к сигнальному входу четвертого ключа, выход которого соединен с первым входом компаратора и с выходом пятого ключа, подключенного сигнальным входом к третьему аналоговому входу устройства, причем второй вход компаратора соединен с выходом цифроаналогового преобразователя и с сигнальными входами шестого и седьмого ключей, выходы которых подключены соответственно к входам первой и второй запоминающих ячеек,
а выход второй запоминающей ячейки соединен со вторым аналоговым выходом устройства, причем управляющие входы ключей подключены к соответствующим выходам блока синхронизации, отличающееся тем, что в него введены распределитель импульсов, регистр, группа элементов И, восьмой и девятый ключи, подключенные управляющими входами к соответствующим выходам блока синхронизации, причем сигнальный вход восьмого ключа подключен к цифровому входу устройства, а сигнальный вход девятого ключа подключен к выходу компаратора, при этом выходы восьмого и девятого ключей подключены к первым входам группы элементов И, вторые входы которой соединены со второй группой выходов распределителя импульсов, первая группа выходов которого подключена к единичным установочным входам регистра, нулевые установочные входы которого подключены к выходам группы элементов И, а выходы - к цифровым входам цифроаналогового преобразователя, причем распределитель импульсов подключен тактирующим входом к выходу генератора тактовых импульсов, а управляющим входом - к соответствующему выходу блока синхронизации.