ПОЛУПРОВОДНИКОВАЯ ПАМЯТЬ Российский патент 2000 года по МПК G11C7/00 H03K17/693 

Изобретение относится к полупроводниковой памяти и в частности к синхронной динамической памяти с произвольным доступом, которая способна обеспечивать обращение к матрице ячеек памяти синхронно к системным синхроимпульсом от внешней системы, такой как центральный процессор (CPU).

Компьютерная система обычно включает CPU для выполнения команд по данным задачам и главную память для хранения данных, программ и тому подобного, запрашиваемого CPU. Для того чтобы улучшить характеристики компьютерной системы в основном стараются увеличить быстродействие CPU, а также сделать время доступа к главной памяти как можно короче, так чтобы CPU мог работать, по крайней мере, без состояний ожидания. Циклы тактовых импульсов современных CPU, таких как последние микроконтроллеры, уменьшаются все больше и больше с тактовыми частотами 33, 66, 100 МГц и тому подобное. Однако рабочая скорость динамической памяти с произвольным доступом (DRAM) с высокой степенью интеграции, являющейся весьма дешевой с точки зрения затрат на один бит и использующаяся как главное устройство памяти, не способна поспевать за все возрастающей скоростью CPU. Для DRAM характерно минимальное время доступа по (строб адреса строки), то есть минимальный период времени между активными состояниями во время которого сигнал меняет свой уровень с высокого на низкий и осуществляет вывод данных из кристалла с адресами столбцов, зафиксированными активацией (строб адреса столбца). Такое время доступа по называется "задержка от RAS" (задержка выдачи данных при активации сигнала PA), а время между активацией сигнала и выводом данных из кристалла называется "задержка от " (задержка выдачи данных при активации сигнала ). Кроме того, требуется время регенерации перед последующим выполнением цикла или операции чтения. Эти факторы уменьшают общую рабочую скорость DRAM, приводя к возникновению состояний ожидания CPU.

Чтобы компенсировать разрыв между быстродействием CPU и быстродействием главной памяти, подобной DRAM, компьютерная система включает расширенную высокоскоростную буферную память, такую как кэш-память, которая располагается между CPU и главной памятью. Кэш-память запоминает данные, запрашиваемые CPU из главной памяти. Когда CPU запрашивает данные, контроллер кэш-памяти перехватывает запрос и проверяет кэш-память на предмет наличия в ней этих данных. Если необходимые данные там имеются, то это называется "кэш-попаданием", и высокоскоростная передача данных немедленно выполняется из кэш-памяти в CPU. Если же они там отсутствуют, то это называется "кэш-промах", и контроллер кэш-памяти считывает данные из более медленной главной памяти. Эти считанные данные сохраняются в кэш-памяти и посылаются в CPU. Таким образом по следующему запросу этих данных они могут быть немедленно считаны из кэш-памяти. В случае кэш-попадания может быть осуществлена высокоскоростная передача данных из кэш-памяти. Однако в случае кэш-промаха нельзя ожидать высокоскоростной передачи данных из главной памяти, что вызывает состояния ожидания CPU. Таким образом чрезвычайно важно разработать DRAMы, применяемые в качестве главной памяти, так чтобы обеспечить высокоскоростную работу.

Передача данных между DRAM и CPU или кэш-памятью осуществляется последовательными блоками информации или данных. Для передачи последовательных данных с высокой скоростью в DRAM реализуются различные виды рабочих режимов, такие как страничный, статических столбцов, полубайтный и т.п. Эти рабочие режимы описаны в патентах США N 3969706 и N 4750839. Матрица ячеек памяти DRAM с полубайтным режимом разделена на четыре равные части, так что множество ячеек памяти может быть доступно по одним и тем же адресам. Данные временно хранятся в сдвиговом регистре, так чтобы их можно было последовательно считывать и записывать. Однако так как DRAM с полубайтным режимом не может пересылать непрерывно более 5-битовых данных, такая система не может быть предложена для применения в высокоскоростных системах передачи данных. Страничный режим и режим статических столбцов, после выбора одного и того же строчного адреса в течение одного периода, могут последовательно обращаться к адресам столбцов синхронно с переключениями, или циклами, и обнаружением перемещения адресов столбцов соответственно. Однако так как PAM со страничным и статических столбцов режимами нуждается в дополнительном времени, таком как время установки и время хранения адресов столбцов, для приема следующего адреса столбца после выбора предыдущего, невозможно обращаться к связным данным с частотой обращения к памяти выше 100 бит/с, то есть, невозможно уменьшить время цикла ниже 10 нс. Также, так как какое-либо уменьшение времени цикла в страничном режиме не может гарантировать достаточное время для выбора столбца для записи данных в выбранную ячейку памяти во время операции записи, то в память могут быть записаны данные с ошибками. Однако так как эти высокоскоростные рабочие режимы не синхронизированы с системными синхроимпульсами CPU, всякий раз, когда CPU заменяется на более скоростной, система пересылки данных должна использовать заново разработанный DRAM-контроллер. Таким образом, чтобы иметь возможность работать вместе с высокоскоростными процессорами, такими как CISK и RISK (компьютеры с упрощенным набором команд), необходимо такое развитие синхронных DRAM, которое сделало бы возможным обращение к данным синхронно с системным тактовым импульсом микропроцессора при высокой скорости. Упоминание о синхронных DRAM без детального раскрытия схемных решений появилось в Nikkey Microdevices in April, 1992, pages 158-161.

Для повышения удобства использования и расширения области применения желательно разрешить синхронной DRAM на кристаллах работать не только при различных частотах системных синхроимпульсов, но также иметь возможность программировать DRAM для работы в различных режимах, таких как:
с задержкой, зависящей от частоты синхроимпульсов;
с длиной или размером пакета, определяющим количество выходных битов;
с адресацией по столбцам и т.п.

Примеры выбора рабочего режима в DRAM, описаны в патенте США N 4833650, выданном 23 мая 1989, и в патенте США N 4987325, выданном 22 января 1991, в которых преследуются те же цели. В этих прежних разработках раскрывается технология выбора одного из рабочих режимов, таких как страничный, статических столбцов и полубайтовый. Выбор рабочего режима в этих предшествующих разработках осуществляется посредством разрушения плавких перемычек с помощью лазерного луча от внешней лазерной установки или электрического тока от внешнего источника питания или с помощью специально подобранных контактных площадок. Однако в этих предшествующих технологиях может быть выбран только один рабочий режим, причем выбранный рабочий режим не может быть заменен на другой рабочий режим. Таким образом, предшествующие разработки имеют тот недостаток, что не допускается изменения рабочих режимов, если это необходимо. В основу настоящего изобретения положена задача устранить вышеперечисленные недостатки.

Поставленная задача решается тем, что создают синхронную динамическую память с произвольным доступом, с высокими характеристиками, в которой входные и выходные данные способны синхронизироваться по внешнему системному синхроимпульсу, память, которая позволяет работать с высокой скоростью передачи данных.

Эта синхронная динамическая память с произвольным доступом способна работать при различных частотах системных синхроимпульсов, а количество входных или выходных данных можно программировать.

Другой задачей, решаемой настоящим изобретением является создание вычислительного устройства, в котором вычислительные операции могли бы выполняться либо в двоичном, либо в режиме чередования.

Еще одной задачей, решаемой настоящим изобретением является создание полупроводниковой памяти, которая может запрещать выполнение ненужных внутренних операций в кристалле памяти, независимо от количества входных или выходных данных, и может устанавливать различные рабочие режимы.

Еще одной задачей, решаемой настоящим изобретением, является создание полупроводниковой памяти, включающей схему пересылки данных для обеспечения восстановления и пересылки данных, действующую с высокой скоростью передачи данных, и содержащей, по крайней мере, два банка памяти, рабочие режимы которых могут устанавливаться в полупроводниковой памяти на кристалле.

В соответствии с первым аспектом настоящего изобретения полупроводниковая память, сформированная на полупроводниковом кристалле, имеющем различные рабочие режимы, включает в себя входное адресное устройство для приема внешнего адреса, указывающего, по меньшей мере, на один из рабочих режимов кристалла, устройство для генерирования управляющего сигнала установки режима для операции установки режима и устройство для хранения кодов, основанных на внешнем адресе, в соответствии с управляющим сигналом установки кода и формирования сигнала рабочего режима, представляющего рабочий режим, определенный этими кодами.

В соответствии с другим аспектом настоящего изобретения полупроводниковая память, имеющая множество рабочих режимов, включает устройство для формирования сигнала превышения потенциала источника питания заранее заданного уровня и устройство для автоматического хранения множества кодовых сигналов в соответствии с указанным сигналом превышения и формирования внутреннего сигнала рабочего режима, указывающего на внутренние рабочие режимы, определяемые кодовыми сигналами.

В соответствии с другим аспектом настоящего изобретения динамическая память с произвольным доступом включает:
множество банков памяти, причем каждый банк содержит множество ячеек памяти и действует либо в активном цикле, обозначающем цикл считывания, либо в цикле записи, либо в цикле регенерации;
устройство для приема строб-сигнала строчного адреса и фиксации логического уровня строб-сигнала строчного адреса в ответ на передний либо задний фронт синхроимпульсов;
входное адресное устройство для приема сгенерированных вовне адресов, по которым выбирается один из банков памяти;
и устройство для:
приема зафиксированного логического уровня сигнала от устройства для приема и фиксации;
приема адреса от входной адресной схемы;
вывода сигнала активации к банку памяти, выбранному по адресу, и сигналов бездействия к невыбранным банкам памяти, когда зафиксированный логический уровень равен первому уровню, так что выбранный банк памяти, реагирующий на сигнал активации, работает в активном цикле, в то время как невыбранные банки памяти, реагирующие на сигналы бездействия, работают в цикле регенерации.

В соответствии с еще одним аспектом настоящего изобретения полупроводниковая память, сформированная на полупроводниковом кристалле, получающем внешний синхроимпульс и выдающем данные, считанные из ячеек памяти с помощью буферного устройства вывода данных, включает устройство дня генерирования сигнала длины пакета, отражающего время вывода данных, и выдающей данные синхронно с синхроимпульсом с помощью буферного устройства вывода данных в течение временного интервала, соответствующего сигналу длины пакета.

В соответствии с другим аспектом настоящего изобретения полупроводниковая память включает матрицу ячеек памяти, состоящую из множества ячеек памяти, разбитых по строкам и столбцам. Множество субматриц получено путем разбиения матрицы ячеек памяти в строчном направлении, причем каждая субматрица имеет множество словарных шин, подсоединенных к соответствующим столбцам ячеек памяти и множество разрядных шин, подсоединенных соответственно к соответствующим строкам ячеек памяти. Разрядные шины каждой субматрицы разделены на первые группы разрядных шин и вторые группы разрядных шин, которые соответственно разделены на первые подгруппы разрядных шин и вторые подгруппы разрядных шин. Первые группы каждой субматрицы чередуются со вторыми группами, вследствие чего первые подгруппы каждой субматрицы чередуются со вторыми подгруппами и вследствие чего магистрали ввода/вывода (1/0) расположены соответственно параллельно словарным шинам между субматрицами на их внешних сторонах. Эти магистрали разделены на первые 1/0 магистрали и вторые 1/0 магистрали, расположенные соответственно на нечетных и четных позициях. Каждая 1/0 магистраль разделена на первые 1/0 шины и вторые 1/0 шины. Первые и вторые 1/0 шины, относящиеся к первым 1/0 магистралям, соответственно соединены с помощью переключателей выбора столбца с разрядными шинами первых и вторых подгрупп первых групп смежных субматриц. Первые и вторые 1/0 шины вторых 1/0 магистралей соответственно соединены с помощью ключей выбора столбца с разрядными шинами первых и вторых подгрупп вторых групп соседних субматриц.

Далее изобретение поясняется описанием конкретных примеров его выполнения и прилагаемыми чертежами, на которых
Фиг.1 изображает схему, состоящую из фигур 1a и 1b, которые представляют различные составные части, сформированные на одном и том же полупроводниковом кристалле, синхронной DRAM в соответствии с настоящим изобретением.

Фиг.2 представляет собой схему, показывающую организацию взаимосвязи одной из субматриц на фиг.1 с соединенными с ней шинными парами 1/0.

Фиг.3 представляет собой блок-схему устройства управления строками в соответствии с настоящим изобретением.

Фиг. 4 представляет собой блок-схему устройства управления столбцами в соответствии с настоящим изобретением.

Фиг. 5a и 5b представляют собой временные диаграммы, показывающие различные команды, используемые при обработке фронта и уровня сигнала соответственно.

Фиг.6 представляет собой схему устройства буфера синхроимпульсов (CLK) в соответствии с настоящим изобретением.

Фиг. 7 представляет собой схему устройства буфера запуска синхроимпульса (CKE) в соответствии с настоящим изобретением.

Фиг.8 представляет собой временную диаграмму CLK и CKE буферов, соответственно показанных на фиг.6 и 7.

Фиг. 9 представляет собой схему многофункционального входного буфера импульсного в соответствии с настоящим изобретением.

Фиг.10 представляет собой временную диаграмму управляющих сигналов столбцов и синхроимпульсов, используемых в настоящем изобретении.

Фиг.11 представляет собой схему генератора высокочастотных синхроимпульсов для генерирования множества синхроимпульсов для регенерации в соответствии с настоящим изобретением.

Фиг.12 представляют собой схему буфера адресов столбцов в соответствии с настоящим изобретением.

Фиг.13 представляет собой блок-схему устройства установки рабочего режима в соответствии с настоящим изобретением.

Фиг. 14 представляет собой схему устройства генерирования управляющего сигнала установки режима для схемы на фиг.13.

Фиг.15a-15c представляют собой схемы регистра кода адреса на фиг.13.

Фиг. 16 представляет собой схему логического устройства задержки на фиг. 13.

Фиг. 17 представляет собой схему логического устройства длины пакета на фиг.13.

Фиг.18 представляет собой схему устройства формирования управляющего сигнала авторегенерации в соответствии с настоящим изобретением.

Фиг. 19 представляет собой схему устройства генерирования главного строчного синхроимпульса для генерирования главного строчного синхроимпульса ⊘ Ri в соответствии с настоящим изобретением.

Фиг. 20 представляет собой временную диаграмму, показывающую временную связь установки режима и авторегенерации в соответствии с настоящим изобретением.

Фиг. 21 представляет собой схему устройства для формирования сигналов, разрешающих генерирование управляющих сигналов столбцов.

Фиг.22 представляет собой временную диаграмму генератора высокочастотных синхроимпульсов на фиг.11.

Фиг. 23 представляет собой блок-схему прохождения данных, связанных с одной из магистралей данных, в соответствии с настоящим изобретением.

Фиг. 24 представляет собой схему устройства для 1/0 регенерации и выбора в соответствии с настоящим изобретением.

Фиг. 25 представляет собой схему выходного мультиплексора данных в соответствии с настоящим изобретением.

Фиг.26 представляет собой схему выходного буфера данных в соответствии с настоящим изобретением.

Фиг. 27 представляет собой подробную схему входного демультиплексора данных в соответствии с настоящим изобретением.

Фиг.28 представляет собой схему драйвера шины параллельного ввода/вывода (PIO) в соответствии с настоящим изобретением.

Фиг. 29 представляет собой схему буфера в соответствии с настоящим изобретением.

Фиг. 30 представляет собой схему буфера разрешения записи в соответствии с настоящим изобретением.

Фиг.31 представляет собой схему DQM (динамическая память с очередью) буфера в соответствии с настоящим изобретением.

Фиг.32 представляет собой временную диаграмму, иллюстрирующую работу DQM буфера на фиг.31.

Фиг. 33, состоящая на фиг.33a-33c, представляют собой временные диаграммы, иллюстрирующие операцию записи, в соответствии с настоящим изобретением.

Фиг. 34 представляет собой схему буфера адреса столбцов в соответствии с настоящим изобретением.

Фиг.35 представляет собой схему счетчика адреса столбца в соответствии с настоящим изобретением.

Фиг. 36a представляет собой схему каждого разряда, образующего первый счетный блок на фиг.35.

Фиг. 36b представляет собой схему каждого разряда, образующего второй счетный блок на фиг.33.

Фиг. 37 представляет собой временную диаграмму, иллюстрирующую работу схемы на фиг.36a.

Фиг. 38 представляет собой схему дешифратора столбцов в соответствии с настоящим изобретением.

Фиг.39a представляет собой схему первого предешифратора на фиг.38.

Фиг.39b представляет собой схему второго предешифратора на фиг.38.

Фиг. 40 представляет собой схему одного из главных дешифраторов на фиг. 38.

Фиг. 41, включающая 41a-41c, представляет собой временные диаграммы, иллюстрирующие операции считывания в соответствии с настоящим изобретением.

Фиг.42 и 43 представляет собой схемы устройства определения длины пакета на фиг.4.

Фиг.44 представляет собой схему генератора сигнала сброса адреса столбца на фиг.4.

Фиг. 45 представляет собой схему управляющего счетчика пересылки на фиг. 4.

Фиг.46 представляет собой схему генератора синхроимпульсов для пересылки считанных данных.

Фиг. 47 представляет собой схему устройства генерирования сигнала ⊘ CL, используемого в мультиплексоре вывода данных на фиг.25.

Фиг. 48 представляет собой схему генератора синхроимпульсов для передачи записываемых данных на фиг.4.

Фиг. 49, состоящая из 49a-49c, представляет собой временные диаграммы прерывания операции записи по сигналу в соответствии с настоящим изобретением.

Фиг.50 представляет собой схему устройства генерирования управляющих сигналов, регенерирующих 1/0 шины и P10 шины в соответствии с настоящим изобретением.

Фиг.51 представляет собой схему устройства для генерирования управляющих сигналов регенерирующих D10 (динамический ввод/вывод) шины в соответствии с настоящим изобретением.

Фиг. 52 представляет собой схему устройства для генерирования сигналов выбора банка, используемых в драйвере P10 шин на фиг.28.

Фиг. 53 представляет собой схему управляющего устройства для генерирования управляющих сигналов, используемых в выходном буфере данных на фиг.26.

Фиг. 54-57 представляют собой временные диаграммы, иллюстрирующие временные связи в различных рабочих режимах в синхронной DRAM, использующей импульсный RAS сигнал.

Фиг. 58 представляет собой схему буфера, использующего уровневый сигнал.

Фиг.59, a,b представляет собой схемы специальных адресных буферов в соответствии с настоящим изобретением.

Фиг. 60 представляет собой схему устройства управления для генерирования главного синхромпульса установки режима и главного синхроимпульса восстановления, которые используется в уровневых
Фиг. 61 представляет собой временную диаграмму, иллюстрирующую временные связи в синхронной DRAM использующей уровневые сигналы.

Фиг.62 представляет собой диаграмму, показывающую, каким образом объединены отдельные фрагменты чертежей на фигурах 1a и 1b, фигурах 33a-33c, фигурах 41a-41c и фигурах 49a-49c.

Предпочтительный вариант выполнения данного изобретения будет обсуждаться со ссылками на сопровождающие чертежи. Надо иметь в виду, что на чертежах подобные элементы представлены одинаковыми символами и цифровыми обозначениями, где это возможно. В последующем описании многочисленные отдельные детали пронумерованы так же, как номера ячеек памяти, матриц элементов памяти или банков памяти, отдельных потенциалов, отдельных частей или элементов схем и т.д. с целью обеспечить полное понимание настоящего изобретения. Для тех, кто является специалистом в этой области, будет очевидно, что изобретение может быть реализовано и без этих отдельных деталей.

Синхронная DRAM в данном предпочтительном варианте реализации основана на использовании двойной КМОП (CMOS) технологии и использует n-канальные МОП (MOS) транзисторы, имеющие пороговое напряжение от 0.6 до 0.65 В, p-канальные МОП-транзисторы, имеющие пороговое напряжение от -0.8 до -0.85 В и напряжение питания V_cc, составляющее приблизительно 3.3 В.

Архитектура кристалла
Обратимся к фиг.1, состоящей из фиг. 1a и 1b, которая иллюстрирует различные группы элементов, объединенные на одном и том же полупроводниковом кристалле синхронной DRAM в соответствии с настоящим изобретением. DRAM в рассматриваемом варианте реализации представляет собой 16777216-битовую (16-Мбитовую) синхронную DRAM, состоящую из 2097152 (2М) x 8 бит. Матрицы памяти разделены на первый банк 12 и второй банк 14, как показано соответственно на фигурах 1a и 1b, для увеличения скорости передачи данных. Каждый банк состоит из верхней матрицы ячеек памяти 16T и нижней матрицы ячеек памяти 16B, расположенных соответственно в верхней и нижней частях, каждая из которых содержит 4194304 бит ячеек памяти (4Мбит). Верхняя и нижняя матрицы ячеек памяти разделены соответственно на левые матрицы ячеек памяти 20TL и 20BL и правые матрицы ячеек памяти 20TR и 20BR, по 2 Мбита ячеек памяти каждая, касающиеся друг друга боковыми сторонами. На левые и правые матрицы ячеек памяти верхней матрицы ячеек памяти 16T каждого банка будем соответственно ссылаться как на верхнюю левую матрицу ячеек памяти, или первую матрицу ячеек памяти 20TL, и как на верхнюю правую матрицу ячеек памяти, или третью матрицу ячеек памяти, 20TR. Также, будем ссылаться на первую и правую матрицы ячеек памяти нижней матрицы ячеек памяти 16B каждого банка как на нижнюю левую матрицу ячеек памяти, или вторую матрицу ячеек памяти 20BL, и на нижнюю левую матрицу ячеек памяти, или четвертую матрицу ячеек памяти 20BR. Таким образом каждый банк делится на четыре матрицы ячеек памяти, содержащих с первой по четвертую матрицы ячеек памяти. Верхние левая и правая матрицу ячеек памяти и нижние левая и правая матрицы ячеек памяти разделены соответственно на восемь верхних левых субматриц ячеек памяти (или верхних левых субматриц) с 22TL1 по 22TL8, восемь верхних правых субматриц ячеек памяти (или верхних правых субматриц) с 22TR1 по 22TR8, восемь нижних левых субматриц ячеек памяти (или нижних левых субматриц) с 22BL1 по 22BL8 и восемь нижних правых субматриц ячеек памяти (или нижних правых субматриц) с 22BR1 по 22BR8. Каждая из субматриц имеет 256К-бит ячеек памяти, расположенных в матричном виде 256 строк на 1024 столбца. Каждая ячейка памяти представляет собой однотранзисторную одноконденсаторную ячейку известного типа.

В каждом банке строчный дешифратор 18 установлен между верхней матрицей ячеек памяти 16T и нижней матрицей ячеек памяти 16B. Строчный дешифратор 18 каждого банка соединен с 256 строчными шинами (словарными шинами) каждой субматрицы. Словарные шины соответствующей матрицы верхних и нижних пар субматриц 22TL1, 22BL1; 22TL2, 22BL2;...; 22TR8, 22BR8, организованные симметрично по отношению к выходам строчного дешифратора 18, расходятся параллельно друг другу в противоположных направлениях по вертикали. Строчный дешифратор 18, реагирующий на строчные адреса из буфера строчного адреса, выбирает одну из субматриц соответствующих матриц (с первой по четвертую матрицы ячеек памяти) и одну из словарных шин в выбранной субматрице, и подает строчный управляющий потенциал на каждую выбранную словарную шину. Таким образом в соответствии с выданными адресами строк в каждом банке строчный дешифратор 18 выбирает одновременно четыре словарных шины, одна словарная шина выбирается в одной на выбранных верхних левых субматриц 22TL1-22TL8, другая словарная шина выбирается в одной из выбранных нижних левых субматриц 22BL1-22BL8, третья словарная шина выбирается в одной из выбранных верхних правых субматриц 22TR1-22TR8 и последняя словарная шина выбирается в одной из выбранных нижних правых субматриц 22BR1-22BR8.

Дешифраторы столбцов 24 примыкают соответственно к правым краям верхних и нижних матриц ячеек памяти 16T и 16B в первом банке 12 и к левым краям верхних и нижних матриц ячеек памяти 16T и 16B во втором банке 14. Каждый из дешифраторов столбцов 24 подсоединен к 256 шинам выборки столбцов, которые направлены горизонтально и перпендикулярны словарным шинам, причем эти дешифраторы служат для выборки одной из шин столбцов в соответствии с адресом столбца.

1/0 магистрали 26 примыкают к обоим краям соответствующих субматриц 22TL, 22BL, 22TR и 22BR, расходясь параллельно словарным шинам. 1/0 магистрали 26, соединяющие противоположные края субматриц, совместно используются этими двумя смежными субматрицами. Каждая из 1/0 магистралей 26 состоит из четырех пар 1/0 шин, причем каждая пара, которая состоит из двух сигнальных дополняющих друг друга шин, подключена к соответствующей паре разрядов посредством ключа выбора столбца и усилителя считывания.

Для упрощения рассмотрим теперь фиг.2, которая иллюстрирует организацию одной из нечетных субматриц с 22TL1 по 22TL8 в верхней матрице ячеек памяти 16T и ту из 1/0 магистралей, которая ей соответствует. Первая, или левая, 1/0 магистраль 26L и вторая, или правая, 1/0 магистраль 26R соответственно идут параллельно словарным шинам WL0-WL225 по левому и правому краям субматрицы 22. Каждая из первых и вторых 1/0 магистралей 26L и 26R состоит из первой пары 1/0 шин, которая состоит из пар 1/00, и 1/01, и второй 1/0 пары, которая состоит из пар 1/02, и 1/03 Субматрица 22 содержит 1024-битовые шинные пары 28, перпендикулярные словарным шинам WL0-WL255, которые устроены в виде свернутых битовых шин. Ячейки памяти 30 расположены на пересечении словарных и разрядных шин. Пара разрядных шин 28, подходящих к субматрице 22, разделена на множество групп разрядных шин с 28L1 по 28L256, расположенных на нечетных местах, и множество вторых групп разрядных шин с 28R1 по 28R256, установленных на четных местах. Каждая из групп разрядных шин имеет данный ей номер пары разрядных шин (две пары разрядных шин в рассматриваемом варианте реализации). Первые группы разрядных шин 28L чередуются со вторыми группами разрядных шин 28R. Нечетные пары разрядных шин (или первые подгруппы) 28L1, 28L3,..., 28L255 и четные пары разрядных шин (или вторые подгруппы) 28L2, 28L4,..., 28L256 первых групп разрядных 28L подсоединены соответственно к первым 1/0 парам и вторым 1/0 парам шин первой 1/0 магистрали 26L с помощью соответствующего усилителя считывания 32L и ключей выбора столбца 34L. Таким же образом нечетные пары разрядных шин (или первые подгруппы) 28R1, 28R3,..., 28R255 и четные пары разрядных шин (или вторые подгруппы) 28R2, 28R4,..., 28R256 вторых групп разрядных дин 28R соединены соответственно с первыми парами 1/0 шин и вторыми парами 1/0 шин второй 1/0 26R магистрали с помощью соответствующих усилителей 32R и ключей выбора столбцов 34R. Первые шины выбора столбцов L0, L2, . . . и L254, которые соединены с ключами выбора столбцов, связанными с первыми парами 1/0 шин 1/00, и 1/01, в левой и правой 1/0 магистралях 26L и 26R, расположены параллельно, чередуясь со вторыми шинами выбора столбцов L1, L3, . . ., L255, которые подсоединены к ключам выбора столбцов, связанным с вторыми 1/0 парами шин 1/02, и 1/03, Таким образом, при операции считывания, после выбора одной из словарных шин, то есть, одной страницы с адресами строк, первые и вторые пары 1/0 шин в левой и правой 1/0 магистралях 26L и 26B выдают непрерывные данные, чередуя выдачу двухбитовых данных с последовательной выборкой шин выбора столбцов с L0 до L255. Шинная пара 36, которая соединена с соответствующими усилителями считывания 32L и 32R и распространяется поочередно в противоположных направлениях, связана с соответствующими группами разрядных шин 28L и 28R с помощью соответствующих усилителей считывания в субматрицах, смежных с первой и второй 1/0 магистралями 26L и 26R. Таким образом первые 1/0 шинные пары и вторые 1/0 шинные пары первой 1/0 магистрали 26L соединены соответственно с нечетными парами разрядных шин (или первыми подгруппами) и четными парами разрядных шин (или вторыми подгруппами) первых групп разрядных шин левой смежной субматрицы (не показана) с помощью соответствующих ключей выбора столбцов 32L и соответствующих усилителей считывания. Таким же образом первые пары 1/0 шин и вторые пары 1/0 шин второй 1/0 магистрали 26R подсоединены соответственно к нечетным парам разрядных шин (или первым подгруппам) и четным парам разрядных шин (или вторым подгруппам) вторых групп разрядных шин правой смежной субматрицы (не показана) с помощью ключей выбора столбцов 32R и соответствующих усилителей считывания. Таким образом, так как пары разрядных шин соответствующих субматриц разделены таким же образом, как первые и вторые группы разрядных шин субматрицы 22, как показано на фигуре 2, 1/0 магистрали, связанные с первыми группами разрядных шин, чередуются с 1/0 магистралями, связанными со вторыми группами разрядных шин. Таким образом каждая из первых 1/0 магистралей, расположенных на нечетных местах, связана с первой группой разрядных шин в двух смежных субматрицах, в то время как каждая из вторых 1/0 магистралей, расположенных на четных местах, связана со вторыми группами разрядных шин в смежных субматрицах. Что касается соответствующих субматриц на фиг.1, их связи с первыми и вторыми парами 1/0 шин первой и второй 1/0 магистралей будут включены в рассмотрение при объяснении, которое будет дано в связи с фиг 2. В качестве усилителя считывания 32L или 32R может быть использована известная схема, которая состоит из P-канального усилителя считывания, разделяющего транзисторы передачи, N-канального усилителя считывания и схемы выравнивания и регенерации. Таким образом 1/0 магистрали 26 между двумя смежными субматрицами являются общими 1/0 магистралями для считывания и записи данных из/в субматрицу, которая выбирается под управлением разделяющих транзисторов передачи.

Вернемся к фиг.1. В каждом банке в верхней части первой и второй матриц ячеек памяти 20TL и 20TR размещены соответственно устройства выбора 1/0 шины и регенерации 38TL и 38TR усилители считывания 1/0 и шинные драйверы 40TL и 40TR, соединенные соответствующим образом, и аналогично, в нижней части второй и четвертой матриц ячеек памяти 20BL и 20BR размещены соответственно устройства выбора 1/0 шины и регенерации 38BL и 38BR усилители считывания 1/0 и шинные драйверы 40BL и 40BR, соединенные соответствующим образом. Устройства выбора 1/0 шин и регенерации 38TL, 38TR, 38BL и 38BR подсоединены соответственно к чередующимся 1/0 магистралям 26 в соответствующих матрицах ячеек памяти 20TL, 20TR, 20BL и 20BR. Таким образом устройства выбора 1/0 шин и регенерации, расположенные на нечетных местах, соединены соответственно с парами 1/0 магистралей, размещенных на нечетных местах в соответствующих матрицах ячеек памяти, а устройства выбора шин 1/0 и регенерации, расположенные на четных местах, подсоединены соответственно к парам 1/0 магистралей, расположенных на четных местах в соответствующих матрицах ячеек памяти. Следовательно, в каждом банке каждое из устройств, расположенных с краю устройств выбора 1/0 шин и регенерации, может иметь доступ к данным в ячейках памяти, которые соединены с первыми группами разрядных шин в третьих субматрицах, а нечетно расположенные устройства выбора 1/0 шин и регенерации и четно расположенные устройства выбора 1/0 шин и регенерации, исключая расположенные с краю устройства выбора 1/0 шин и регенерации, связаны соответственно с первыми группами разрядных шин и вторыми группами разрядных шин. Каждое из устройств выбора 1/0 шин и регенерации 38 состоит из устройства выбора 1/0 магистрали для выбора одной из пары подсоединенных к нему 1/0 магистралей и устройства регенерации 1/0 шин для регенерации другой пары 1/0 шин, когда любая из первых 1/0 винных пар 1/00, и 1/01, и вторых 1/0 шинных пар 1/02, и 1/03, образующих выбранную 1/0 магистраль, передает данные.

Устройства выбора 1/0 шин и регенерации 38 соединены соответственно с усилителями считывания 1/0 и шинными драйверами 40 посредством P10 магистралей 44. Каждая P10 магистраль 44 соединена с 1/0 магистралью, выбранной соответствующим устройством выбора 1/0 магистрали. Таким образом P10 магистрали 44 состоят из четырех пар P10 шин аналогично 1/0 магистралям 26. Каждый усилитель считывания 1/0 и шинный драйвер 40 состоят из усилителя считывания 1/0 для усиления ввода данных с помощью соответствующего устройства выбора 1/0 магистрали и P10 магистрали в операции считывания, и шинного драйвера для управления 1/0 магистралью ввода данных, выбранной устройством выбора 1/0 магистрали с помощью соответствующего устройства выбора 1/0 магистрали и P10 магистрали в операции записи. Таким образом, как описано выше, если данные на любой из первых или вторых шинных пар вводятся в усилитель считывания через соответствующие P10 шинные пары, P10 шинные пары, связанные с другими 1/0 шинными парами, регенерируются совместно с 1/0 шинными парами. Кроме того, в операции записи, когда драйвер 40 направляет данные в соответствующие 1/0 шинные пары через выбранные P10 шинные пары, невыбранные P10 шинные пары и соответствующие им 1/0 шинные пары начинают регенерироваться.

К самым верхним и нижним краям кристалла синхронной DRAM подходят идущие горизонтально соответственно верхние магистрали данных 42T и нижние магистрали данных 42B. Каждая из верхних магистралей данных 42T и нижних магистралей данных 42B состоит из четырех магистралей данных, каждая из которых, в свою очередь, состоит из четырех пар шин данных, которые имеют те же номера, что и упомянутые выше 1/0 магистрали и P10 магистрали. Одни концы четырех магистралей данных DB0-DB3, образующих верхние магистрали данных 42T, и четырех магистралей данных DB4-DB7, образующих нижнюю магистраль данных, соединены соответственно с мультиплексорами ввода/вывода данных 46, которые соединены с контактами ввода/вывода (не показаны), с помощью шин ввода/вывода 47 и буферов ввода/вывода данных 48.

В каждом банке усилители считывания 1/0 и шинные драйверы 40TL, связанные с первой матрицей ячеек памяти 20TL, соединены поочередно с первой и второй магистралями данных DB0 и DB1, а усилители считывания 1/0 и шинные драйверы 40TR, связанные с третьей матрицей ячеек памяти 20TR, поочередно связаны с третьей и четвертой магистралями данных DB2 и DB3. Аналогично усилители считывания 1/0 и шинные драйверы 40BL, связанные со второй матрицей ячеек памяти 20BL, поочередно соединены с пятой и шестой магистралями данных DB4 и DB5, а усилители считывания 1/0 и шинные драйверы 40BR, связанные с четвертой матрицей ячеек памяти 20BR, поочередно связаны с седьмой и восьмой магистралями данных. Центральные усилители считывания 1/0 и драйверы 43T и 43B подсоединены соответственно к 1/0 магистралям между первой матрицей ячеек памяти 20TR и третьей матрицей ячеек памяти 20TR и между второй матрицей ячеек памяти 20BL и четвертой матрицей ячеек памяти 20BR каждом банке. В каждом банке центральный усилитель считывания 1/0 и шинный драйвер 43T в верхней части состоят из усилителя считывания 1/0 для усиления данных на соответствующей магистрали 1/0, чтобы связать данные с магистралью данных DB1 или DB3 в ответ на управляющий сигнал в операции считывания, и шинного драйвера для направления данных с магистрали данных DB1 или DB3 на 1/0 магистраль в ответ на управляющий сигнал в операции записи. Аналогично, центральный усилитель считывания 1/0 и шинный драйвер 43 в нижней части подсоединены к четвертой и восьмой магистралям данных DB5 и DB7.

Теперь допустим, что субматрицы 22TL3, 22BL3, 22TR3 и 22BR3 в первом банке 12 и одна словарная шина в соответствующих субматрицах выбраны строчным дешифратором 18 в ответ на строчный адрес. Тогда строчный дешифратор 18 выдает сигналы блочной информации, обозначающие соответствующие субматрицы 22TL3, 22BL3, 22TR3 и 22BR3. Затем в операции считывания устройство управления, как будет обсуждаться ниже, генерируют последовательные адреса столбцов в ответ на внешний адрес столбца, а дешифратор столбцов 24 генерирует последовательные сигналы выбора столбцов в ответ на этот поток адресов столбцов. Если допустить, что первый сигнал выбора столбцов должен выбрать шину выбора столбцов L0, то тогда открывается соответствующий ключ выбора столбцов 34, показанный на фиг.2, и данные, собранные на соответствующих парах разрядных шин, будут пересылаться к шинным парам 1/00, и 1/01, левой и правой 1/0 магистралей, расположенных по обоим краям соответствующих выбранных субматриц. Устройства выбора 1/0 шин и регенерации 38TL, 38BL, 38TR, 38BR получают для обработки сигналы блочной информации, а устройства выбора 1/0 шин и регенерации, связанные с выбранными субматрицами 22TL3, 22BL3, 22TR3 и 22BR3, выбирают таким образом связанные с ними левые и правые 1/0 магистрали. Данные на первых парах 1/0 шин в левой и правой 1/0 магистралях пересылаются в соответствующие шинные пары соответствующих магистралей данных DB0-DB7 посредством соответствующих пар P10 шин и соответствующих усилителей считывания, включаемых во сигналу управления, который генерируется в ответ на сигналы блочной информации. Однако в это время, пары 1/0 шин, но пересылающие данные, то есть вторые пары 1/0 шин и подключенные к ним пары P10 шин удерживаются в состоянии регенерации посредством устройств 1/0 регенерации. Также, шинные пары данных, непересылающие данные, регенерируются мультиплексорами ввода/вывода данных 46, как будет объяснено ниже. Затем, если из-за второго сигнала выбора столбца CSL1 на шине столбцов L1 адресного потока столбцов соответствующие ключи выбора столбцов включены таким же образом, как обсуждалось выше, данные на соответствующих разрядных шинах передаются через вторые пары 1/0 шин в левой и правой 1/0 магистралях и через соответствующие пары P10 шин к парам шин данных, тогда как подсоединенные первые 1/0 шинные пары, P10 шинные пары и шинные пары данных регенерируются для дальнейшей передачи данных. Если сигналы выбора столбцов с CSL2 по CSL255 на шинах столбцов с L2 по L255, следующие за сигналом выбора столбцов CSL1 на шине столбцов L1, последовательно принимаются, такие операции, как пересылка данных, в случае наличия сигналов выбора столбцов CSL0 и CSL1 повторяются. Таким образом, все данные на парах разрядных шин, которые образовались от всех ячеек памяти, связанных с выбранными словарными шинами, могут быть считаны.

Таким образом, возможно полное считывание страницы. В операции считывания первые пары 1/0 шин и вторые пары 1/0 шин пересылают множество данных, чередуя пересылку данных и регенерацию, а первые и вторые пары шин данных, связанные с первыми и вторыми парами 1/0 шин, также периодически повторяют пересылку данных и регенерацию. Мультиплексор вывода данных, подсоединенный к каждой магистрали данных, не только хранит множество данных, переданных параллельно с помощью любой из первых или вторых пар шин данных, но также регенерирует другие пары шин данных. Таким образом каждый мультиплексор вывода данных выдает непрерывно последовательные данные в ответ на сигналы выбора данных, предварительно выбирая множество данных на первых или вторых парах шин данных с заданным периодом. Последовательные данные выводятся с помощью соответствующего выходного буфера данных к контактам ввода/вывода данных синхронно с системным синхроимпульсом. Следовательно 8-битовые параллельные данные непрерывно выводятся в каждом цикле синхроимпульса.

Операции записи совершается в обратном порядке по отношению к операции считывания, которая обсуждалась выше. Как будет вкратце объяснено, последовательные входные данные выводятся синхронно с системным синхроимпульсом из входных буферов данных через чередующиеся контакты данных. Последовательные данные из входных буферов данных пересылаются, чередуясь, на первые и вторые пары шин данных соответствующих магистралей данных, в виде множества параллельных данных с каждым циклом системного синхроимпульса с помощью соответствующих демультиплексоров ввода данных. Данные на первых и вторых парах шин данных последовательно записываются в выбранные ячейки памяти с помощью соответствующих шинных драйверов, 1/0 магистралей, выбранных устройствами выбора 1/0 шин, и соответствующих пар разрядных шин. Пересылка данных и регенерация первых и вторых пар шин попеременно осуществляется в каждом цикле синхроимпульса таким же образом, как и в операции считывания.

Между первым и вторым банками установлено устройство управления 50 для управления операциями синхронной DRAM в соответствии с настоящим изобретением. Устройство управления 50 служит для генерирования управляющих синхроимпульсов или сигналов для управления дешифраторами строк и столбцов 18 и 24, устройствами выбора 1/0 шин и регенерации 38, усилителями считывания 1/0 и шинными драйверами 40 и 43, мультиплексорами ввода/вывода данных 46 и буферами ввода/вывода данных 48. Устройство управления 50 может рассматриваться как устройство управления строками и устройство управления столбцами. Устройство управления строками данных, пути данных и устройство управления столбцами будет описано ниже.

Устройство управления строками.

Общеизвестные DRAMы активизируются для выполнения операций считывания, записи и т. п. логическим уровнем например низким уровнем. Ссылаясь на это, будем использовать термин "уровень ". Уровень несет определенную информацию, например, переключение с высокого на низкий уровень указывает на активное состояние, а переключение с низкого уровня на высокий указывает на регенерацию. Однако так как синхронная DRAM должна работать синхронно с системными синхроимпульсами, вышеупомянутые команды, использующиеся в общеизвестной DRAM, не могут быть использованы в синхронной DRAM. Таким образом, поскольку для синхронной DRAM необходимо выбирать командную информацию по переднему или заднему фронту системного синхроимпульса (выборка командной информации в данном варианте реализации осуществляется по переднему фронту), то даже если в синхронной DRAM применяется уровень команды известного уровня не могут здесь быть использованы.

На фиг. 5a и 5b представлены временные диаграммы команд, используемых в синхронной DRAM, описанной в настоящем изобретении. Фиг.5a представляет различные команды для случая, когда используется импульсный сигнал (здесь и далее называемый импульсный , а фиг.5 представляет различные команды для случая использования уровня Как можно видеть из чертежей, когда низкий уровень, а сигнал разрешения записи имеют высокий уровень в момент переднего фронта системного синхроимпульса CLK, это означает активное состояние (активацию). После активации в момент переднего фронта системного синхроимпульса высокий уровень низкий и высокий уровень указывают на команду считывания. Также после активации, в момент переднего фронта системного синхроимпульса CLK, высокий низкий и низкий уровень представляет команду записи. Когда устанавливаются низкий уровень высокий уровень и низкий уровень в момент переднего фронта синхроимпульса CLK, выполняется операция регенерации. Команда установки рабочего режима в соответствии с особенностями настоящего изобретения устанавливается при низких уровнях в момент переднего фронта синхроимпульса CLK. - перед (CBR) обновляет входы команд, когда держатся на низких уровнях, а WE держится на высоком уровне в момент переднего фронта синхроимпульса CLK. Команда самовосстановления, которая является вариацией CBP восстановления, когда находятся на низких уровнях, а WE на высоком в течение трех последовательных фронтов синхроимпульса CLK.

Подобным образом, как и в общеизвестной DRAM, синхронная DRAM так же имеет временной промежуток между активацией и активацией то есть время задержки и период регенерации, предшествующий активации то есть время регенерации Для того, чтобы
гарантировать правильность данных при считывании и записи, для разработчиков систем памяти очень минимальные значения (соответственно 20 нс и 30 нс в синхронной DRAM настоящего изобретения). Для большего удобства разработчиков систем предпочтительно, чтобы минимальные значения задавались количеством тактов системного синхроимпульса. Например, в случае, когда частота системных синхроимпульсов равна 100 MH_z, а минимальные значения равны соответственно 20 нс и 30 нс, тогда выраженные в циклах синхроимпульсов будут соответственно равны 2 и 3. Устройство управления строками является средством для генерирования сигналов или тактовых импульсов для выбора словарных шин в течение времени t_RCD путем подачи на разрядные шины информационных данных из ячеек памяти операции считывания и осуществления регенерации в течение времени
На фиг. 3 представлена блок-схема для генерирования синхроимпульсов или сигналов управления строками. Обращаясь к чертежу, отметим, что буфер синхроимпульса (здесь и далее называемый CLK буфер) 52 является буфером для преобразования внешнего системного синхроимпульса CLK уровня TTL (ТТЛ) во внутренний системный синхроимпульс уровня CMOS (КМОП). Синхронная DRAM выполняет различные внутренние операции, которые отбирают сигналы от внешнего кристалла либо посылают данные во внешний кристалл в момент переднего фронта синхроимпульса CLK. CLK буфер 52 генерирует синхроимпульс CLKA быстрее, чем измениться фаза вызвавшего его CLK.

Буфер разрешения синхроимпульса (CKE) 54 представляет собой устройство для генерирования сигнала маскирования синхроимпульса для того чтобы маскировать генерацию синхроимпульса в ответ на внешний сигнал разрешения синхроимпульса CKE и синхроимпульса CLKA. Как будет рассмотрено ниже, внутренний системный синхроимпульс запрещенный сигналом вызовет операции "замораживания" внутренних операций кристалла, и входные и выходные данные посредством этого будут блокированы. буфер 56 принимает внешний сигнал сигналы адресов SRA10 и SRA11, сигнал буфера и сигнал буфера, генерируя таким образом синхроимпульс для выборочной активации банков синхронно с синхроимпульсом выборочно или полностью регенерируя банки и автоматически регенерируя после восстановления или программирования рабочего режима. Здесь символом i обозначен банк. Также буфер 56 генерирует сигнал ⊘_RP, который активизирует по синхроимпульсу
Устройство установки рабочего режима 58 реагирует на команду установки рабочего режима, сигналы и сигналы адреса RA0-RA6, для того чтобы устанавливать различные рабочие режимы, например, рабочие режимы для установки задержки по длины пакета, представляющей количество непрерывных выходных данных, и адресный режим представляющий зашифрованный внутренний адрес столбца. Устройство установки рабочего режима устанавливает по умолчанию рабочий режим, в котором заранее заданные задержка по длина пакета и адресный режим автоматически выбираются при отсутствии команды установки рабочего режима.

Генератор главного синхроимпульса строки 62 реагирует на сигнал управления и сигнал задержки CLj и генерирует главный синхроимпульс строки который формируется в результате генерации синхроимпульсов или сигналов, связанных с цепью в выбранном банке. В соответствии с особенностями настоящего изобретения главный синхроимпульс строки имеет время задержки, зависящее от задержки, величина которого гарантирует вывод двухбитовых данных синхронно с системным синхроимпульсом после команды регенерации.

Буфер строчного адреса 60 принимает главный синхроимпульс строки сигналы внешних адресов A0-A11 и сигнал сброса строчного адреса для генерирования сигналов строчных адресов RA0-RA11 синхронно с синхроимпульсом Буфер 60 принимает счетный сигнал от счетчика восстановления в операции восстановления, с тем, чтобы выдать сигналы строчных адресов RA0-RA11 для восстановления.

Генератор управляющего сигнала строки 64 принимает главный синхроимпульс строки и сигнал блочной информации BLS от строчного дешифратора 18 для генерирования дополнительного управляющего сигнала словарной шины ⊘_X, стартового сигнала считывания ⊘_S для активации выбранного усилителя считывания, сигнала сброса строчного адреса для сброса буфера строчного адреса сигнала ⊘_RAL для приведения в действие буфера адреса столбцов 344 и сигнала для информирования о завершении синхроимпульсов или сигналов, относящихся к строкам.

Генератор разрешения синхроимпульсов столбцов 66 принимает сигнал и главный синхроимпульс строки с тем чтобы генерировать сигналы для разрешения работы устройств, связанных со столбцами.

Высокочастотный генератор синхроимпульсов 68, в случая, когда частота внешних системных синхроимпульсов CLK низкая, а также требуется вывод двухбитовых данных в операции считывания после команды регенерации, генерирует синхроимпульс CNTCLK9 с большей частотой, чем частота синхроимпульса CLK, с тем, чтобы предотвратить уменьшение периода регенерации. Как будет обсуждено ниже, поскольку генератор адресов столбцов генерирует адреса столбцов по импульсу CNTCLK9, уменьшение периода регенерации будет предотвращено.

Ниже будет дано подробное объяснение по предпочтительным вариантам реализации элементов, образующих генератор синхроимпульсов цепи.

1. CLK буфер и CKE буфер
На фиг. 6 представлена схема CLK буфера 52, а на фиг.7 схема CKE буфера 54 в соответствии с настоящим изобретением. На фиг.8 изображена временная диаграмма для CLK буфера 52 и CKE буфера 54.

Рассмотрим фиг. 6. Дифференциальный усилитель 70 сравнивает внешний системный синхроимпульс CLK с опорным напряжением V_ref (= 1.8 В) и таким образом преобразует внешний сигнал CLK уровня TTL во внутренний сигнал уровня CMOS, например, высокий уровень 3 В или низкий уровень 0 В. Вместо дифференциального усилителя 70 можно использовать другие входные буферы, которые могут переносить уровень TTL сигнала на CMOS сигнал. Как можно видеть на фиг. 8, синхроимпульс CLKA получается путем инвертирования системного синхроимпульса CLK с помощью входного буфера 70, такого как дифференциальный усилитель, и логических элементов то есть с помощью инверторов 76 и логического элемента NAND (И-НЕ) 78. Триггер или защелка 80, которая состоит из логических элементов NOP (ИЛИ-НЕ) 72 и 74, выдает системные синхроимпульсы уровня CMOS, когда сигнал маскирования синхроимпульса низкий. Выходной синхроимпульс из триггера 80 подается в устройство регулирования ширины импульса 85, которое состоит из схемы задержки 82 и логического элемента И-НЕ 84. Хотя в схеме задержки 82 для простоты показаны только инверторы, может быть использована схема, содержащая инвертор и конденсатор или другие средства задержки. Таким образом, когда сигнал низкий, из CLK буфера выводится внутренний системный синхроимпульс как показано на фиг.8. Однако, когда сигнал высокий, сигнал на выходе триггера 80 становится низким, для того чтобы прекратить генерирование синхроимпульса На фиг. 6, инвертор 89, p-канальный МОП транзистор 90 и n-канальные МОП транзисторы 91 и 94 служат для обеспечения установки начального состояния для соответствующих режимов в ответ на сигнал включения питания от известного устройства включения питания. Сигнал включения питания держится на низком уровне до тех пор, пока напряжение источника питания V_cc не достигнет необходимого уровня после подачи питающего напряжения.

Рассмотрим фиг. 7. Входной буфер 70 преобразует сигнал разрешения внешнего синхроимпульса CKE в сигнал CMOS уровня. Для уменьшения потребления мощности работа входного буфера 70 запрещается операцией самовосстановления. Входной буфер 70 выдает инверсный, по отношению к сигналу CKE, сигнал CMOS уровня на шину 90. Инвертированный сигнал CKE подается на сдвиговый регистр 86 для сдвига по синхроимпульсу CLKA, инверсным по отношению к синхроимпульсу CLK. Выход сдвигового регистра 86 подключен к выходу сигнала с помощью триггера 88 на элементах ИЛИ-НЕ и инвертора. Выход сдвигового регистра 86 подсоединен к выходу сигнала CKEBPU через инверторы.

Сигнал разрешения синхроимпульсов CKE запрещает генерацию системного синхроимпульса с низким уровнем CKE для замораживания внутренней работы кристалла. Обратимся вновь к фиг.8. Иллюстрация сделана для сигнала CKE с низким уровнем импульса для маскирования синхроимпульса CLK 98. При помощи низкого уровня сигнала CKE, входная шина 90 сдвигового регистра 86 поддерживает высокий уровень сигнала. После того, как синхроимпульс CLKA 100 переходит на низкий уровень, выход сдвигового регистра 86 переходит на высокий уровень. Таким образом и CKEBPU становятся сигналами с высоким и низким уровнем соответственно. Затем, после того, как следующий синхроимпульс CLKA 102 переходит на низкий уровень, выход сдвигового регистра 86 меняется на низкий уровень, таким образом заставляя сигнал CKEBPU перейти на высокий уровень. В это время, поскольку выход триггера 88 держится на низком уровне, сигнал поддерживается на высоком уровне. Однако после того как следующий синхроимпульс CLKA 104 переходит на высокий уровень, сигнал переходит на низкий уровень. Таким образом, как обсуждалось в связи с фиг.6, синхроимпульс связанный с синхроимпульсом 98, маскируется высоким уровнем сигнала
Поскольку внутреннее функционирование синхронной DRAM происходит синхронно с синхроимпульсом маскирование переводит процесс внутреннего функционирования в состояние ожидания. Таким образом, для предотвращения излишнего потребления мощности в состоянии ожидания, сигнал CKEBPU используется для запрещения синхронизации входных буферов по сигналу Соответственно, следует учесть, что сигнал CKE должен быть подан, по крайней мере, за один цикл по маскируемого синхроимпульса CLK, чтобы его промаскировать, и должен сохранять высокий уровень для выполнения нормальной работы.

2. буфер
Синхронная DRAM включает два банка памяти 12 и 14 на одном и том же кристалле для достижения высокоскоростной пересылки данных. Для достижения высоких характеристик синхронной DRAM необходимы устройства управления, которые выборочно управляют различными операциями в каждом банке. Соответственно, буфер является входным буфером, выполняющим множество функций в соответствии с особенностями настоящего изобретения.

На фиг. 9 представлена схема, показывающая многофункциональный входной буфер импульса в соответствии с настоящим изобретением. Обратимся к фиг. 9. Аналогично тому, как обсуждалось выше, входной буфер 70 переводит внешний строб-сигнал адреса строки во внутренний сигнал CMOS уровня. Входной буфер 70 блокируется ключевой схемой 106 для переключения маскирования системных синхроимпульсов, сигналов самовосстановления и включения питания CKEBPU, Сигнал CMOS уровня от входного буфера 70 подведен к входу 110 устройства синхронизации 108 для обеспечения выхода 112 импульсом который синхронизирует сигнал CMOS уровня с внутренним системным синхроимпульсом Таким образом, как показано на фиг.10, в моменты сигнал, находящийся на низком уровне, генерирует импульс с высоким уровнем после заданной задержки на выходе 112.

На фиг. 9 оставшееся устройство, исключая входной буфер 70, устройство синхронизации 108 и ключевую схему 106, является многофункциональным устройством управления 114, предназначенным для управления соответствующими банками. Поскольку n-канальные транзисторы 148 и 150 включены сигналом , находящимся на низком уровне в момент включения напряжения питания, первый синхроимпульс для первого банка 12 и второй синхроимпульс для второго банка 14 зафиксированы оба в исходных состояниях, то есть на низких уровнях при помощи защелок 154 и 156.

Для активации первого банка 12 и одновременной деактивации второго банка 14 в момент как показано на фиг.10, внешний сигнал адреса ADD совместно с адресом A11, находящимся на низком уровне, подводится к кристаллу. Тогда, адресный буфер, как будет обсуждаться ниже, генерирует адресный сигнал SRA11 низкого уровня ( высокого уровня) с адресным сигналом ADD. С другой стороны, в момент
времени t₁, поскольку оба сигналы держатся на высоком уровне, держат низкий уровень, как будет рассмотрено далее. Таким образом, логические элементы ИЛИ-НЕ 116 и 126 выдают низкий уровень, а логические элементы И-НЕ 122 и 124 выдают высокий уровень. Затем, логические элементы И-НЕ 128 и 130 выдают высокий и низкий уровень соответственно. Когда импульс переходит на высокий уровень, логический элемент И-НЕ 132 переходит на низкий уровень, а логические элементы И-НЕ с 134 по 138 на высокий уровень. Затем p-канальный транзистор 140 открывается, а p-канальный транзистор 144 и n-канальные транзисторы 142 и 146 сохраняют выключенное состояние. Таким образом защелка 154 сохраняет низкий уровень. С другой стороны, когда переходит на низкий уровень, все логические элементы И-НЕ с 132 по 138 переходят на высокий уровень, тем самым выключая транзисторы с 140 по 146. В результате первый синхроимпульс переходит на высокий уровень, а второй синхроимпульс сохраняет низкий уровень посредством защелки 156, которая изначально сохраняет высокий уровень. Таким образом, первый банк 12 активизируется синхроимпульсом путем выполнения нормальной операции, такой как чтение или запись. При этом второй банк 14 не активизируется низким уровнем синхроимпульса
С другой стороны, для доступа к синхронной DRAM с высокой скоростью пересылки данных, второй банк может быть активизирован во время активации первого банка. Это можно сделать посредством активации второго банка, подавая адрес A11, находящийся на высоком уровне, после активизации первого банка. Затем адресный сигнал SRA11 переходит на высокий уровень (PA11 переходит на низкий уровень). Таким же образом, как было рассмотрено выше, логический элемент И-НЕ 136 выдает низкий уровень, а все логические элементы И-НЕ 132, 134 и 138 выдают высокий уровень. Таким образом поддерживается в предыдущем состоянии, то есть на высоком уровне, а переходит на высокий уровень. В результате как первый, так и второй банки переходят в активное состояние.

Во время операций считывания или записи во втором банке первый банк также может регенерироваться. В момент или до того, как выдана команда регенерации в момент как показано на фиг.10, внешние адресные сигналы A10 и A11, имеющие низкий уровень, подводятся к соответствующим адресным контактам кристалла. Затем адресные сигналы SRA10 и SRA11 переходят на низкий уровень ( переходит на высокий уровень). После команды сигналы переходят на высокий уровень, а на низкий уровень. Соответственно, когда переходит на высокий уровень, логический элемент И-НЕ 134 переходит на низкий уровень, а все элементы И-НЕ 132, 136 и 138 удерживают высокий уровень. Таким образом транзистор 142 открывается, а транзисторы 140, 144 и 146 остаются в выключенном состоянии. Защелка 154 сохраняет высокий уровень, а переходит на низкий уровень. Однако удерживается в предыдущем состоянии на высоком уровне посредством защелки 156. В результате с низким уровнем заставляет первый банк регенерироваться во время совершения доступа к данным из второго банка 14. Аналогично, операция регенерации второго банка может выполняться по команде регенерации, причем адресный сигнал A10 будет находиться на низком уровне, а адресный сигнал A11 на высоком уровне.

С другой стороны, одновременная операция регенерации обоих первого и второго банков 12 и 14 может быть осуществлена путем подачи команды регенерации и низкого уровня адресного сигнала A10 независимо от логического уровня адресного сигнала A11. Затем, также как описано выше, логические элементы И-НЕ 134 и 138 выдают низкий уровень, а логические элементы И-НЕ 132 и 136 выдают высокий уровень. Таким образом транзисторы 142 и 146 включаются, а транзисторы 140 и 144 находятся в выключенном состоянии. В результате, защелки 154 и 156, находясь на высоком уровне, хранят соответственно информацию регенерации, а оба сигнала переходят на низкий уровень.

Команда восстановления CBR издается сигналом находящимся на низком уровне, и сигналом находящимся на высоком уровне, как показано на фиг. 5a. Таким образом, сигнал высокого уровня и сигнал низкого уровня входят в многофункциональное устройство управления 114. В этом случае логический элемент И-НЕ 124 и логический элемент ИЛИ-НЕ 126 выдают низкий уровень независимо от уровня адресов A10 и A11. Следовательно логические элементы И-НЕ 132 и 136 выдают низкий уровень, а логические элементы И-НЕ 134 и 138 выдают высокий уровень. Таким образом, транзисторы 140 и 144 включены, а транзисторы 142 и 146 выключены. Затем сигналы становятся высокого уровня, но оба банка, таким образом, выполняют операцию восстановления CBR. С другой стороны, выборочная операция восстановления CBR для обоих банков может быть выполнена путем заземления одного из двух входов логического элемента И-НЕ 124. Затем, также как рассматривалось выше, сигналы могут быть выборочно разрешены в соответствии с логическим состоянием адреса A11. То есть низкий уровень адреса A11 при команде восстановления CBR заставляет восстанавливаться только первый банк.

3. Буфер строчного адреса
На фиг.12 изображена схема устройства буфера строчного адреса 60 в соответствии с настоящим изобретением. На иллюстрации входной буфер 70 переводит входной адресный сигнал AI (I = 0, 1, 2,..., 11) в адресный сигнал CMOS уровня таким же образом, как было описано в связи с упомянутыми выше входными буферами. Логическое устройство 158, предназначенное для генерации управляющего сигнала RABPU разрешения или запрета работы входного буфера 70, также показано на фиг.12. Управляющий сигнал RABPU становится высокого уровня, когда активизированы оба банка или была разрешена операция маскирования системного синхроимпульса или началась операция восстановления, и входной буфер 70 таким образом отключается для предотвращения потребления мощности. Между выходом 161 входного буфера и узлом 162 подключен инвертор с тремя состояниями 160. Инвертор 160 принимает состояние "выключен" при низком уровне сигнала восстановления во время операции восстановления. В нормальной операции, такой как чтение или запись, инвертор 160 выдает сигнал строчного адреса, синхронизированный с внутренним системным синхроимпульсом Сигнал строчного адреса хранится в защелке 164. Множество устройств выдачи строчного адреса, количество которых определяется каждым банком, подключено к узлу 166. Из того, что в предлагаемом варианте реализации настоящего изобретения используются два банка, следует, что устройства выдачи строчного адреса 168 и 170 должны быть подсоединены параллельно к узлу 166. Устройство выдачи адреса 168 для первого банка 12 состоит из логического элемента ИЛИ-НЕ 174, инверторов 176 и 180, ключа передачи 172, защелки 178 и ключей 182 и 184. Устройство выдачи адреса 170 для второго банка 14 имеет ту же структуру, что и устройство выдачи строчного адреса 168. Устройство выдачи адреса восстановления 198 подключено к устройствам 168 и 170 и служит для обеспечения устройств выдачи адреса 168 и 170 значением содержимого RCN T1 счетчика восстановления (не показан) в операции восстановления.

Допустим, что первый банк 12 был в неактивном состоянии, в то врем как второй банк 14 был в обычном состоянии выполнения операции считывания либо записи. В этом случае, главный строчный синхроимпульс первого банка и сигнал сброса строчного адреса первого банка были на низком уровне, а главный синхроимпульс строчного адреса второго банка и сигнал сброса строчного адреса второго банка на высоком уровне. Предположим далее, что первый банк активизируется в момент как показано на фигуре 10. Тогда, прежде чем синхроимпульс перейдет на высокий уровень, строчный адрес т внешнего контакта AI, хранящийся в защелке 164, как было рассмотрено ранее, и строчный адрес, хранящийся после этого в защелке 178, через ключ передачи 172 откроется сигналами низкого уровня Однако в этом случае, так как синхроимпульс непрерывно остается на высоком уровне, ключ передачи 172' удерживается в предыдущем выключенном состоянии, предотвращая тем самым пересылку через него хранящихся строчных адресов. Когда после этого синхроимпульс перейдет на высокий уровень, устройство выдачи строчного адреса 168 будет отключено от выхода защелки 164 с помощью ключа 172. Когда после этого сигнал сброса строчного адреса первого банка ⊘_RAR1 перейдет на высокий уровень, логические элементы И-НЕ 182 и 184 выдадут данные о строчном адресе, хранимые в защелке 178, и свои дополнения соответственно. Следовательно, строчный адрес RAI и инверсный строчный адрес от ключа 172 пойдут к дешифратору в первый банк 12. Следует отметить, что, когда и находятся на высоком уровне, управляющий сигнал RABPU переходит на высокий уровень с помощью логических схем 158, отключая тем самым входной буфер 70, для того чтобы предотвратить потребление мощности из-за активных или нормальных операций во всех банках.

С другой стороны, при операции восстановления, такой как CBR или самовосстановление, сигнал восстановления находится на низком уровне, а ⊘_RFH на высоком уровне. В случае операции восстановления двух банков, и будут на высоком уровне, как выяснилось ранее, и также будут на высоком уровне, как будет детально объяснено ниже в связи фигурой 19. Сигналы также будут на высоком уровне. Таким образом, и входной буфер 70 и инвертор с тремя состояниями 160 будут в выключенном положении и в тоже время ключи передачи 172, 172' и 194 также будут в выключенном состоянии, в то время как ключи передачи 188 и 188' - во включенном состоянии. Таким образом, счетный сигнал адреса RCNTI от известного счетчика адреса (не показан), который хранился в защелке 192, через ключ передачи 194, включенный находившимся на низком уровне перед операцией восстановления, будет направлен к строчному дешифратору, соответствующему каждому банку через ключи передачи 188 и 188', защелки 178 и 178' и логические элементы И-НЕ 182, 184, 182' и 184'. После этого, таким же образом, как и в известных PAM, выполняются операции выбора словарных шин каждого строчного дешифратора и затем восстановления ячеек памяти.

Для использования в многофункциональном буфере в качестве адресов SRA10 и SRAII можно взять адреса RA10 и RA11 из буфера строчного адреса 60. Однако поскольку адреса RA10 и RA11 генерируются с некоторыми временными задержками, для независимого генерирования адресов SRA10 и SRA11 на том же кристалле могут быть использованы отдельные буферы строчных адресов, которые могут работать с большей скоростью.

4. Устройство установки рабочего режима
В настоящем изобретении синхронная DRAM спроектирована так, что разработчики системы выбирают желаемый рабочий режим из нескольких, для того чтобы повысить удобство использования и расширить сферу применения.

На фиг. 13 представлена блок-схема устройства установки рабочего режима 58. На чертеже генератор управляющего сигнала установки режима 200 генерирует сигнал установки режима в ответ на сигнал , сформированные в результате выдачи команды установки рабочего режима.

Регистр адресного кода 202, в ответ на сигнал включения питания от устройства включения питания 203 и сигнал установки режима запоминает коды адресов с MDST0 по MDST6, в зависимости от адресов буфера строчного адреса, и выдает коды с MDST0 по MDST2 и с MDST4 по MDST6, а также сигнал режима адресации столбцов Логическое устройство 204 длины пакета выдает сигнал длины пакета SL_n, формируемый логической комбинацией кодом с MDST0 по MDST2, где n представляет собой длину пакета, выраженную количеством циклов системных синхроимпульсов. Логическое устройство задержки 206 выдает сигнал задержки CL_j, формируемый логической комбинацией кодов с MDST4 по MDST6, где j представляет собой значение задержки, выраженное в количестве циклов системных синхроимпульсов.

Фиг. 14 представляет собой схему генератора управляющих сигналов установки режима 200, а фигура 20 временную диаграмму, отражающую программирование или установку рабочего режима.

В настоящем варианте реализации программирование рабочих режимов осуществляется путем получения команды установки рабочего режима и одновременно адресов с A0 по A7 на входные контакты адресов в соответствии с таблицей 1.

задержка j, в соотношении с максимальной частотой системных синхроимпульсов, представлена в таблице 2.

Как будет отмечено, значения задержки j в вышепредставленных таблицах выражены количеством циклов системных синхроимпульсов, а значения задержек по отношению к максимальным частотам синхроимпульсов могут быть изменены в соответствии с рабочей скоростью синхронной DRAM.

Например, если разработчик системы хочет создать систему памяти с двоичным способом адресации столбцов и одновременным доступом к 8-ми словам данных при частоте 100 МГц, минимальное значение задержки j будет равно 3. Если выбрано значение задержки, равное 3, адресами с A0 по A7 для установки рабочих режимов будут: 1, 1, 0, 0, 1, 1, 0 и 0 соответственно. Как уже упоминалось, для выбора одного из двух банков использовался адрес A11. Логические уровни остальных адресов при этом не имеют значения.

После выбора рабочих режимов, подходящих для системы передачи данных, и определения адресов для установки рабочих режимов, производится программирование установки режимов синхронной DRAM путем выдачи команды установки режима и предварительно заданных адресов на соответствующие контакты кристалла. Рассмотрим фигуру 20. Команда установки режима и адреса ADD поступают в момент t₁. Затем буфера и сигналы буфера и буфера, как будет рассмотрено ниже, переходят на высокий уровень. В генераторе управляющих сигналов установка режима 200, показанного на фиг.14, сигналы имеющие все высокий уровень, переводят сигнал на низкий уровень. Когда после этого сигнал сброса строчного адреса переходит на высокий уровень, буфер строчного адреса выдает строчные адреса с RA0 по RA7. Таким образом все три входа логического элемента И-НЕ 208 переходят на высокий уровень, заставляя тем самым сигнал установки режима перейти на высокий уровень.

На фиг.15 представлена схема регистра кода адреса 202. Регистр кода адреса 202 состоит из первых регистров для сохранения вторых логических уровней (низких уровней) по сигналам включения питания и адресов RA0, с RA2 по RA4 и RA6, в операции установки режима после включения питания в ответ на сигнал установки режима и вторых регистров для сохранения первых логических уровней (высоких уровней) по сигналам включения питания и адресов RA1 и RA5, в операции установки режима после включения питания в ответ на сигнал установки режима Каждый первый регистр состоит из инвертора 210, имеющего три состояния и состоящего из p-канальных МОП транзисторов 212 и 214 и n-канальных МОП транзисторов 216 и 218, защелки 222, подсоединенной к выходу инвертора 210, и p-канального МОП транзистора 220, канал которого включен между напряжением источника питания V_cc и выводом и на ней затвор поступает сигнал включения питания Поскольку сигнал включения питания имеет низкий уровень, пока напряжение источника питания V_cc не достигло минимального потенциала для обеспечения нормального внутреннего функционирования после включения, каждый первый регистр выдает соответствующий код адреса MDST1 или сигнал режима адресации установленные на низком уровне по сигналу включения питания благодаря состоянию проводимости p-канального МОП транзистора 220. Каждый второй регистр состоит из инвертора 210', имеющего три состояния и состоящего из p-канальных МОП транзисторов 212' и 214' и n-канальных МОП транзисторов 216' и 218', и n-канального МОП транзистора 219, чей канал включен между выходом инвертора 210' и опорным потенциалом (потенциалом земли) и на чей затвор подается инвертированный сигнал и защелки 222', подсоединенной к выходному терминалу инвертора 210'. Каждый второй регистр выдает код адреса MDST1 или MDST5, зафиксированные на высоком уровне по сигналу включения питания. Однако при операции установки режима после включения питания, то есть после того как напряжение питания V_cc достигает, по крайней мере, минимального рабочего напряжения, поскольку на высоком уровне, инвертора 210 и 210' включаются в ответ на высокий уровень сигнала и после этого защелки 222 и 222' хранят строчные адреса PAI от буфера строчного адреса 60, таким образом выдавая коды адресов MDST1, имеющие также же значения адресов, как строчные адреса RA1. Таким, образом, если выполняется программа установки режима, каждый код адреса MDST1 имеет значение соответствующего адреса. MDST3, соответствующий сигналу RA3, является сигналом который представляет способ адресации столбцов. Если A3 = 0 (низкий уровень), сигнал переходит на низкий уровень и счетчик адреса столбца, как будет рассмотрено ниже, ведет двоичный счет в сторону увеличения. Если A3 = 1 (высокий уровень), сигнал переходит на высокий уровень, указывая на режим чередования.

На фиг.16 изображена схема логического устройства задержка 206, которое выбирает только один из сигналов задержки
с CL1 по CL4 для перевода на высокий уровень, с помощью логической комбинации кодов адресов с MDST4 по MDST6, связанных с задержкой. По сигналу включения питания только CL2 переходит на высокий уровень, поскольку MDST5 находится на высоком, а MDST4 и MDST6 на низком уровне.

На фиг. 17 изображена схема логического устройства длины пакета 204 для выбора одного из сигналов с каждый из которых представляет длину пакета с помощью логической комбинации кодов адресов с MDST0 по MDST2, связанных с длиной пакета. Например, если все коды адресов с MDST0 по MDST2 находятся на высоком уровне, только сигнал 512 из сигналов будет на высоком уровне, и все сигналы SL24 по SL512 - на высоком. Таким образом, как будет пояснено ниже, в ответ на эти сигналы через буфер вывода данных выводится 512-словный блок (полная страница). По сигналу включения питания, только сигналы SL4 и имеют высокий уровень, а MDST0 и MDST2 низкий уровень.

Следовательно, выбранные рабочие режимы определяются хранящимися в защелках 222 и 222' соответствующими адресами, когда сигнал установки режима находится на высоком уровне. После того, как коды адресов запоминаются в соответствующих защелках 222 и 222', выполняется операция автогенерации в соответствии с характерной особенностью данного изобретения. При выполнении высокоскоростной регенерации без каких-либо специальных команд регенерации, время регенерации уменьшается, и следующая, активная операция, выполняется немедленно, исключая состояние ожидания.

На фиг.18 показана схема генератора управляющего сигнала авторегенерации 223, для выполнения авторегенерации по выходу самовосстановления или по программе установки режима. Сигнал самовосстановления находится на высоком уровне при операции самовосстановления и на низком уровне в остальное время, исключая время самовосстановления. Таким образом, выход логического элемента И-НЕ 224 находится на высоком уровне при выполнении программы установки режима. Когда ⊘_RARi достигает высокого уровня, как показано на фигуре 20, выход логического элемента ИЛИ-НЕ переходит на высокий уровень. В это время находится на низком уровне. Затем, когда переходит на высокий уровень, выход логического элемента И-НЕ 226 изменяется с низкого уровня на высокий через время задержки, определяемое схемой задержки 230. Следовательно генератор управляющего сигнала авторегенерации 223 вырабатывает импульсный сигнал авторегенерации низкого уровня, после того как перейдет на высокий уровень. Аналогично, после выполнения операции самовосстановления переходит с высокого на низкий уровень, и тогда устройство 223 генерирует импульсный сигнал автогенерации низкого уровня. Обратимся к фиг. 9, где сигнал подводится к логическому элементу И-НЕ 152. Таким образом логический элемент И-НЕ 152 вырабатывает короткий импульс высокого уровня при коротком импульсе низкого уровня тем самым включая n-канальные транзисторы 148 и 150. Затем защелки 154 и 156 запоминают высокий уровень, заставляя тем самым перейти на низкий уровень. Поскольку или переходит на низкий уровень, переходят последовательно на низкий уровень, и затем выполняется операция регенерации.

С другой стороны, если синхронная DRAM данного изобретения используется без программы установки режима, то есть в режиме по умолчанию, p-канальные транзисторы 220 и n-канальные транзисторы 219, показанные на фиг.15, включаются сигналом включения питания который находится на низком уровне при включении питания. Таким образом защелки 222 хранят низкий уровень, а 222' высокий уровень. Затем коды адресов MDST0, MDST2, MDST4 и MDST6 и переходят на низкий уровень, а коды MDST1 и MDST5 также переходят на высокий уровень. Следовательно, в режиме по умолчанию задержка по равная 2, режим двоичных адресов и длина пакета, равная 4, выбираются автоматически.

5. Генератор управляющего сигнала столбцов.

На фиг.19 представлена схема генератора главных строчных синхроимпульсов 62 для генерирования главного строчного синхроимпульса в ответ на синхроимпульс буфера 56. Как показано на фиг.10, если активизирован 1-й банк, переходит на высокий уровень, и тогда главный строчный синхроимпульс 1-го банка переходит на высокий уровень посредством логического элемента ИЛИ-НЕ 234 и инверторов. Однако если переходит на низкий уровень для регенерации, ⊘_Ri переходит на низкий уровень после различного временного интервала в зависимости от каждой задержки. Таким образом, когда значение задержки равно j, то есть CL1 имеет высокий уровень, а CL2 и CL3 низкий, переходит на низкий уровень после времени задержки, создаваемой цепями задержки, главным образом 236, 238 и 240. Если значение задержки j было установлено на 2, переходит на низкий уровень после времени задержки, создаваемой цепями задержки, главным образом, 238 и 240. Если значение задержки запрограммировано на 3, переходит на низкий уровень после времени задержки, создаваемого, главным образом, цепью 240. Таким образом, чем выше частота системных синхроимпульсов CLK, тем короче время задержки, заставляющее перейти на низкий уровень. Такие времена задержек позволяют сигналам выбора колонок иметь достаточный резерв времени до начала цикла регенерации в операции записи, что позволяет правильно записать данные в ячейки, а также гарантирует, что непрерывные двухбитовые данные будут выведены через контакты вывода после команды регенерации в операции считывания. В данном варианте реализации, для случая, когда j = 1, время задержки составит около 19 нс, а в случае j = 2 и j = 3 соответственно около 6 нс и 3 нс.

Генератор строчных управляющих синхроимпульсов 64, показанный на фиг.3, представляет собой известное логическое устройство для генерирования синхроимпульсов, показанных на временной диаграмме фиг. 10. Сигнал сброса строчного адреса переходит на высокий уровень после переднего фронта и переходит на низкий уровень после заднего фронта Словарная шина, управляющая сигналом переходит на высокий уровень после переднего фронта и возвращается на низкий уровень после заднего фронта Сигнал сгенерированный сигналом активизирует усилители считывания, выбранные по сигналу блочной информации BLS, который формируется посредством декодирования строчных адресов. Сигнал для разрешения работы адресный буфер столбцов переходит на высокий уровень после переднего фронта , а на низкий уровень после заднего фронта Сигнал для обеспечения переходит на высокий уровень после переднего фронта ⊘_S и переходит на низкий уровень после заднего фронта
На фиг.21 изображена схема логического устройства для генерирования сигналов которые разрешают работу цепей. Сигнал является задержанным сигналом Сигнал включения столбца имеет длительность, определяемую переключениями как показано на фиг.10.

На фиг.11 изображена схема высокочастотного генератора синхроимпульсов в соответствии с настоящим изобретением, который служит для увеличения частоты внутренних системных синхроимпульсов при появлении команды регенерации. В данном варианте реализации в качестве низкочастотного системного синхросигнала используется внешней системный синхроимпульс CLK частотой 33 МГц или меньше. Высокочастотный генератор синхроимпульсов 68 состоит из схемы 242 для генерирования импульса, зависящего от команды регенерации, логического элемента 248 для логического суммирования сгенерированного импульса с внутренним системным синхроимпульсом чтобы сгенерировать системный синхроимпульс повышенной частоты, и ключ передачи 252 для передачи системного синхроимпульса повышенной частоты с учетом заданной задержки.

Рассмотрим фиг.22, на которой представлена временная диаграмма операций считывания и регенерации при системном синхроимпульсе CLK частотой 33 МГц и длине пакета SZ4. Команда регенерации для банка, с которого происходит считывание, выдается в момент t₄. Затем переходит с высокого уровня на низкий, а выход A импульсного генератора 242 тем самым выдает импульс шириной, зависящей от заданного времени задержки в цепи задержки 244 или 244'. Этот импульс суммируется с внутренним системным синхроимпульсом с помощью ключей с 246 по 248, выдавая в результате системный синхроимпульс повышенной частоты через логический элемент И-НЕ 248. Логический элемент ИЛИ-НЕ 254 выдает высокий уровень, так как CL1 находится на высоком уровне, и находится на высоком уровне только при операции записи. Таким образом выходной сигнал ключа 248 передается через открытый ключ передачи 252. В это время ключ передачи 250 выключен. Таким образом, поскольку внутренние цепи работают с внутренним системным синхроимпульсом CNTCLK9, имеющим повышенную рабочую частоту после команды регенерации, вывод данных может совершаться с высокой скоростью, и операция регенерации может быть закончена за более короткое время после подачи команды регенерации. Когда частота системного синхроимпульса CLK выше 33 МГц, C1 находится на низком уровне. Таким образом элемент ИЛИ-НЕ 254 выдает сигнал низкого уровня, и ключ передачи 252 закрывается; ключ передачи 250 также выключается, и CNTCLK9 становится равным синхроимпульсу
Маршруты данных
Под маршрутами данных понимаются маршруты для вывода развернутых данных на разрядные шины через буферы вывода данных в операции считывания, и подачи данных, поступающих через буфер ввода данных к разрядным шинам, в операции записи. На фиг.23 представлены схемные блоки, связанные с маршрутами данных. Для простоты понимания отметим, что на схеме показаны блоки на маршрутах данных, связанных с двумя субматрицами.

Рассмотрим фиг. 23. Устройство выбора 1/0 шины и регенерации 38 подсоединено к первой 1/0 магистрали 26R, связанной с одной из субматриц в одной из матриц ячеек памяти 20TL, 20BL, 20TR и 20BR, и ко второй 1/0 магистрали 26L, связанной с другой субматрицей, как было рассмотрено на фиг.1. Устройство 38 принимает сигнал блочной информации BLS для обозначения субматрицы, включая в том числе словарную шину, выбранную строчным дешифратором 18, и в ответ на этот информационный сигнал осуществляет соединение 1/0 магистрали, связанной с этой субматрицей, с P10 магистралью 256. Также, при операции считывания, так как данные присутствуют на двух из четырех пар 1/0 шин в выбранной 1/0 магистрали, устройство 38 регенерирует оставшиеся две из четырех пар и соответствующие им P10 шинные пары.

На фиг. 24 представлена схема устройства для 1/0 регенерации и выборки 38. Когда сигнал блочной информации BLS от строчного дешифратора 18 находится на низком уровне, ключи передачи 258 и 258' выключены, а устройство регенерации 260 включены, тем самым регенерируя 1/0 шинные пары с 1/00, по 1/03, до уровня VBL (= 1/2 V_cc). Когда сигнал блочной информации BLS находится на высоком уровне, чтобы пересылать данные, ключи 258 и 258' включены, в то время как устройства регенерации 260 находятся в выключенном состоянии. Теперь допустим, что 1/0 шинные пары, выбранные для передачи данных - это вторые 1/0 шинные пары 1/02, и 1/03, тогда сигнал регенерации 1/0 шин IOPRI - переходит на низкий уровень, а дополняющий его сигнал IOPRI переходит на высокий уровень. Таким образом включаются устройства регенерации 262 и схемы выравнивания 264 и затем 1/0 шинные пары 1/00, и 1/01, последовательно регенерируются и выравниваются до порогового напряжения ниже напряжения питания где пороговое напряжение n-канального МОП транзистора. Однако так как устройство регенерации 262' и схема выравнивания 264', связанные с 1/0 шинными парами, передающими данные, находятся в выключенном состоянии, данные передаются на соответствующие вторые P10 шинные пары P102, и P103, через ключи передачи 258' в операции считывания. Таким же образом, данные на P10 шинных парах могут быть переданы к соответствующим 1/0 шинным парам в операции записи.

Возвратимся к фиг. 23. 1/0 усилитель считывания 266 активизируется для усиления данных P10 магистрали 256 с помощью управляющего сигнала который генерируется в ответ на сигнал блочной информации в операции считывания. 1/0 усилитель считывания 266 является известной схемой, которая может также включать защелку для запоминания данных на ее выходе.

Выход 1/0 усилителя считывания 266 подсоединен к мультиплексору вывода данных через магистраль данных DB1. Отметим, что магистраль данных DB1 это одна из магистралей с DB0 по DB7, как показано на фиг.1. Шинные пары данных с D100, по D103, образующие магистраль данных B1, посредством усилителя считывания 266 подсоединены
соответственно к P10 шинным парам с P100, по P103, образующим P10 магистраль 256.

На фиг. 25 изображена схема мультиплексора вывода данных 268, которая состоит из устройства регенерации 263a и 263d, защелок 270, буферов 272, имеющих три состояния, первых защелок с 274a до 274d, разделяющих ключей 276, вторых защелок с 278a по 278d и ключей передачи данных 280, причем все перечисленные элементы включены последовательно между соответствующими шинными парами данных и общими шинными парами данных CDL и Таким же образом, как объяснялось ранее по поводу регенерации 1/0 шинных пар с 1/00, по 1/03, устройства регенерации с 263a по 263d реагируют на сигнал регенерации D10 шин D10PRI и его дополнение в операции считывания, предотвращая тем самым регенерацию двух шинных пар данных, передающих данные, и регенерируя оставшиеся шинные пары данных. Защелки 270 подсоединены соответственно к шинам данных с D100, по D103, для хранения в них данных. Буферы 272, имеющие три состояния, соответственно подсоединены между шинами данных с D100, по D103, и первыми защелками с 274a по 274d для вывода инвергированных данных. Однако буферы с тремя состояниями, соединенные с шинами данных, которые регенерируются, выключены. Первые защелки 274a-274d подсоединены соответственно к выходам буферов с тремя состояниями 272 для хранения данных, переданных через шины данных и эти буферы. Каждая из вторых защелок с 278a по 278d соединена последовательно с соответствующей первой защелкой через соответствующий разделяющий ключ. Вторые защелки 278a-278d подсоединены к паре общих шин данных CDL и через соответствующие ключи передачи данных 280. Ключи передачи данных 280 последовательно включаются в ответ на сигналы передачи данных с RDTP0 по RDTP3, которые представляют собой импульсы высокого уровня, генерируемые последовательно сигналами адреса столбца, тем самым последовательно выводя данные, хранящиеся во вторых защелках, к общим шинам данных и CDL через первые защелки. Таким образом, как будет подробно объяснено ниже, данные, хранящиеся в последовательных регистрах 274 и 278, состоящих из первых и вторых защелок с 274a по 274d и с 278a по 278d, последовательно выводятся на общие шины данных и CDL в ответ на сигналы передачи данных с RDTP0 по RDTP3. В операции дегенерации шинных пар данных с D100, по D103, поскольку буферы 272 с тремя состояниями удерживаются в выключенном состоянии, не произойдет уничтожения данных, хранящихся в первом и втором регистрах 274 и 278. Однако, когда данные, хранящиеся во втором регистре 278, долгое время ожидают начала своей передачи через ключи 280, то есть в случае длительной задержки, если новые данные передаются из шинных пар данных, предыдущие данные, хранящиеся во втором регистре 278, будут уничтожены. Также, такое уничтожение данных может произойти в случае использования системного синхроимпульса низкой частоты, поскольку сигналы передачи данных с RDTP0 по RDTP3 генерируются синхронно с системным синхроимпульсом. Такая потеря данных из-за их состязания может существенно проявиться в операции считывания по прерыванию, то есть в такой операции, в которой до завершения пакетной операции в течение операции считывания последовательных данных, при установленной длине пакета, выдается запрос прерывания и затем выполняется следующая операция считывания последовательных данных пакетами определенной длины без прерывания или ожидания в зависимости от сигналов адресов столбцов. Таким образом, чтобы предотвратить ошибочную операцию из-за состязания данных, разделяющие ключи 276 установлены между первыми и вторыми защелками. Управляющий сигнал для управления разделяющими ключами является высокоуровневым импульсным сигналом по запросу прерывания в случае значения задержки 3 или 4. Шины данных и CDL соединены с известными защелками вывода данных 282.

Вернемся к фиг. 23. Буфер вывода данных 284 подсоединен с помощью шин вывода данных D0 и к мультиплексору вывода данных 268, служащему для передачи к контактам ввода/вывода (не показаны) последовательных данных синхронно с системным синхроимпульсом, которые определяются длиной пакета в операции считывания. На фиг.26 представлена схема буфера вывода данных 284. Ключи передачи 286 и 286' соответственно передают данные на шинах D0 и к шинам 288 и 290 синхронно с системным синхроимпульсом заданной частоты (выше 33 МГц в настоящем варианте воплощение), но асинхронно с системным синхроимпульсом заданной или более низкой частоты. Как будет объяснено ниже, управляющий сигнал держится на высоком уровне при частоте системных синхроимпульсов 33 МГц или ниже, то есть при значении задержки равной 1, и удерживается на низком уровне при частоте системных синхроимпульсов выше 33 МГц. Защелки 92 подсоединены соответственно к шинам 288 и 290 для хранения в них данных. Ключевая схема 310, состоящая из логических элементов И-НЕ с 294 до 296 и транзисторов 300 и 302, включена между шинами 288 и 290 и управляющими транзисторами 304 и 306. Исток p-канального МОП транзистора 300 подсоединен к вспомогательному напряжению V_pp от известной схемы вспомогательного напряжения для управления транзистором 304 без уменьшения его порога срабатывания. Ключевая схема 310 служит для запрета вывода данных с шины ввода/вывода данных 308 в ответ на сигнал управления который переходит на низкий уровень либо по окончании операции считывания пакета, либо при операции маскирования вывода данных.

Вернемся снова к фиг. 23. Буфер ввода данных 312 включен между шиной данных D1 и шиной 308 для преобразования внешних входных данных на шине 308 в данные CMOS уровня и получения внутренних входных данных синхронно с системным синхроимпульсом Буфер ввода данных 312 может состоять из ранее упомянутого буфера ввода (включаемого по сигналу который находится на высоком уровне при операции записи), преобразующего внешние входные данные в данные CMOS уровня, и ранее упомянутого устройства синхронизации для приема преобразованных входных данных от буфера ввода и формирования затем внутренних входных данных синхронно с системным синхроимпульсом Таким образом, всякий раз, когда синхроимпульс переходит на высокий уровень в операции записи, буфер ввода данных 312 может работать как буферное устройство для последовательной выборки последовательно вводимых данных и последующего вывода получающихся последовательных данных на шину данных D1.

Демультиплексор ввода данных 314 служит для выборки последовательных данных с шины вывода D1 буфера ввода данных 312 по сигналам передачи записываемых данных, последовательно генерируемых синхронно с системным синхроимпульсом, посредством чего группируются параллельные данные в заданном битовом формате (в данном варианте реализации - 2-х битовые параллельные данные) и осуществляется их подача на соответствующие шинные пары.

На фиг. 27 представлена схема демультиплексора ввода данных 314. Демультиплексор 314 содержит селекторные ключи с 315a по 316d, подсоединенные к шинам данных D1, для выборки с целью преобразования последовательных данных с шин данных D1 в параллельные данные в ответ на сигналы передачи записываемых данных с WDTP0 по WDTP3. Каждая из защелок с 320a до 320d подсоединена к соответствующему селекторному ключу для хранения выбранных данных. Выводы защелок с 320a по 320d подключены соответственно к шинам данных с D100, по D103, через ключи с 322a по 322d, каждый из которых является логическим элементом И-НЕ, открытым в операции считывания, и буферы с 324a по 324d. Сигнал отпирающий логические элементы И-НЕ с 322a по 322d, является сигналом высокого уровня в операции записи. Каждый из буферов с 324a по 324d представляет собой инвертор с тремя состояниями, состоящий из p-канальных и n-канапьных транзисторов 326 и 328. P-канальные транзисторы с 318a по 318d, подключенные соответственно между селекторными ключами с 316a по 318d и защелками с 320a по 320d, позволяют, в ответ на управляющий сигнал WCA1 и его дополнение передавать двухбитовые параллельные данные, чередуя две группы: первые пары шин данных D100, и D101, и вторые пары шин данных D102, и D103, и в то же время регенерировать одну группу, пока другая группа передает параллельные данные. То есть, когда управляющий сигнал WCA1 находится на высоком уровне в операции записи, транзисторы 318c и 318d выключены. Таким образом, данные, сохраненные в защелках 320c и 320d, передаются, в ответ на сигналы WDTP2 и WDTP3, на вторые пары шин данных D102, и D103, через ключи 322c и 322d и буферы 324c и 324d. В это время, поскольку сигнал находится на низком уровне, транзисторы 318a и 318b включены, а буферы 324a и 324b выключены. Таким образом первые пары шин данных D100, и D101, регенерируются до напряжения питания со схемами регенерации 263a и 263b, как показано на фиг.25. Когда сигнал WCA1 переходит на низкий уровень, транзисторы 318c и 318d включаются, а буферы с тремя транзисторами 324c и 324d выключаются. Таким образом, аналогично регенерируются вторые пары шин данных, а первые пары шин передают двухбитовые параллельные данные.

Вернемся к фиг.23. Данные, переданные через двунаправленную магистраль данных DB1 от входного демультиплексора данных 314, подаются на P10 шинные пары 256 через драйвер P10 шин 330.

На фиг. 28 представлена схема устройства драйвера P10 шин 330, который состоит из ключей 332, реагирующих на сигналы выбора банка DTCP_i и сигнал выбора блока BLS, для передачи данных на пары шин данных D100, по D103, буферов 334, подключенных между ключами 332 и P10 шинными парами с P100, по P103, для усиления данных, вводимых через ключи 332, для подачи на соответствующие P10 шинные пары; и устройств регенерации и выравнивания 336, подключенных между двумя шинами, составляющими каждую P10 шинную пару, для регенерации и выравнивания P10 шин. Следует заметить, что буферы 334 и устройства регенерации и выравнивания 336 имеют ту же структуру, что и буферы с 324a по 324d на фигуре 27 и устройства регенерации и выравнивания 260, 262, 262', 264 и 264' на фиг.24 и их функционирование также взаимосвязано друг с другом при операции считывания. Драйвер P10 шин 330 разрывает связь между магистралью данных DB1 и P10 шинными парами 256 при помощи сигнала DTCP_i, находящегося на низком уровне в операции считывания. Тем не менее, в операции записи, данные на P10 шинных парах 256, передающиеся от магистрали данных DB1 через драйвер 330, поступают на соответствующие 1/0 шинные пары, выбранные устройством 1/0 регенерации и выбора 38. Поскольку каждые две пары заняты поочередно передачей данных, если первые 1/0 шинные пары 1/00, и 1/01, левосторонней 1/0 магистрали 26R, которые соответственно соединены с первыми P10 шинными парами P100, и P101, несут на себе данные, вторые P10 шинные пары P102, и P103, и вторые 1/0 шинные пары 1/02, и 1/03, левосторонней 1/0 магистрали 26R будут регенерироваться.

Устройство управления столбцами
Устройство управления столбцами - это устройство, предназначенное для генерации управляющих сигналов для устройств управления, связанных с маршрутами данных.

На фиг. 4 представлена блок-схема, изображающая устройство управления столбцами в соответствии с настоящим изобретением. На фиг.4 буфер 338 получает внешний строб-сигнал адреса столбца и внутренний системный синхроимпульс и затем генерирует импульсные сигналы BITSET и
Буфер получает внешний сигнал разрешения записи системный синхроимпульс импульсные сигналы буфера 338 и различные управляющие сигналы для генерации управляющих сигналов записи в операции записи.

DQM буфер 342 получает внешний сигнал OM и внутренний синхроимпульс и затем генерирует сигнал маскирования ввода\вывода для запрещения ввода и вывода данных.

Буфер адреса столбцов 344 получает внешние адреса столбцов с A0 по A9 синхронно с системным синхроимпульсом таким образом фиксируя адреса столбцов в ответ на импульсный сигнал от CA буфера 338, и затем генерирует сигналы адреса столбцов с ECA0 по ECA9.

Генератор адреса столбцов 346 является счетчиком с заданным количеством разрядов или бит (девять бит в данном варианте реализации). Счетчик выполняет операцию подсчета или в режиме последовательной адресации или в двоичном режиме, или в режиме чередования адресов в соответствии с сигналом режима адресации столбцов Каждый разряд счетчика фиксирует сигналы адресов столбцов, получаемые от буфера адреса столбцов 344 в ответ на импульс BITSET, и, таким образом,
младшие разряды, связанные с сигналом длины пакета SLn, выполняют подсчет по синхроимпульсу CNTCLK9, начиная с зафиксированных сигналов адресов столбцов, и затем выдают последовательные сигналы адресов столбцов в зависимости от выбранного режима адресации. Однако оставшиеся разряды выдают фиксированные в них исходные сигналы адресов столбцов. Сигнал сброса адреса столбцов является сигналом сброса счетчика после окончания пакета, то есть после окончания вывода реальных данных.

Счетчик длины пакета 350 - это общепринятый девятиразрядный (или девятибитный) двоичный счетчик, считающий импульсы синхросигнала после сброса импульсным сигналом BITSET от буфера. Счетчик 350 также может быть сброшен при помощи сигнала сброса адреса столбца Поскольку сигнал BITSET является импульсом, генерирующимся по активизации счетчик 350 пересчитывает количество импульсов синхроимпульса после активизации Вместе с тем, сигнал является сигналом, останавливающим операцию подсчета счетчика 350. Таким образом, в операции прерывания по активация во время вывода реальных данных вынуждает операцию подсчета начаться сначала.

Определитель длины пакета 352 получает содержимое счетчика 350 и сигнал длины пакета от описанного ранее устройства установки режима 58 и затем генерирует сигнал COSP, обозначающий конец пакета.

Генератор сигнала сброса адреса столбцов 354 служит для генерации сигнала сбрасывающего генератор адреса столбцов 348 в ответ на сигнал окончания пакета COSP.

Счетчик управления передачи данных 346 представляет собой счетчик, который получает сигналы адресов столбцов CA0, CA1, FCA0 и FCA1, и затем генерирует сигналы адресов столбцов RCA0 и RCA1 синхронно с системным синхроимпульсом Синхроимпульс CNTCLK9 представляет собой синхроимпульс, искусственно генерируемый для уменьшения времени регенерации, когда системный синхроимпульс CLK с частотой 33 МГц или ниже используется, как описано выше. Таким образом, в этом случае, сигналы адресов столбцов CA0 и CA1 не являются сигналами, синхронизированными с системным синхроимпульсом То есть счетчик 348 установлен из соображения уменьшения времени регенерации при частоте системного синхроимпульса 33 МГц и ниже. Если это не нужно, генератор адреса столбцов 346 получает сигнал вместо сигнала CNTCLK9, и генераторы синхроимпульсов передачи данных при чтении и записи 356 и 358 могут получать сигналы адресов столбцов CA0 и CA1 вместо выходных сигналов счетчика 348, то есть сигналов PCA0 и PCA1.

Генератор синхроимпульсов передачи данных при чтении 356 получает сигналы адресов столбцов RCA0 и RCA1, синхронизированные с системным синхроимпульсом и затем генерирует импульсы передачи данных при чтении RDTPm для вывода последовательных данных из мультиплексора вывода данных 268 в операции считывания.

Генератор синхроимпульсов передачи данных при записи 358 получает сигналы RCA0 и RCA1 и затем генерирует импульсы передачи данных при записи WDTPm для вывода мультиплексированных по времени параллельных данных от демультиплексора ввода данных 314 в операции записи.

1. и DQM буферы
На фиг. 29 показана схема устройства буфера 338, а на фиг.33 изображена временная диаграмма операции записи при частоте системного синхроимпульса 66 МГц, длине пакета 4 и задержке по
На фиг. 29 входной буфер 70 представляет собой устройство, функционирование которого запрещено в операциях восстановления и маскирования синхроимпульса и которое преобразует входные сигналы во внутренние сигналы CMOS уровня в операциях считывания и записи. Устройство синхронизации 108 подключено к входному буферу 70 для синхронизации сигнала CMOS уровня от входного буфера с системным синхроимпульсом ⊘_CLK. Генератор импульсов 360 подключен к устройству синхронизации 108 для генерации управляющих импульсов ⊘_CA,⊘_CP, и BITSET. Рассмотрим фиг.33. Импульсы ⊘_CA,⊘_CA,⊘_CP, и BITSET генерируются по импульсу низкого уровня в момент t₃. Ширина высокоуровнего импульса ⊘_C составляет около одного цикла системного синхроимпульса CLK, ширина импульса ⊘_CA около половины цикла системного синхроимпульса CLK, в то время как ширина импульсов ⊘_CP и BITSET около 5-6 нс.

На фиг.30 изображена схема устройства буфера 340. На чертеже входной буфер 70 представляет собой устройство для преобразования внешнего сигнала разрешения записи во внутренний сигнал CMOS уровня. Устройство синхронизации 108 сохраняет сигнал сдвига уровня от входного буфера 70 в защелке 362 синхронно с системным синхроимпульсом ⊘_CLK. Вход защелки 366 подключен к выходу защелки 362 через ключ передачи данных 364, включаемый по активизации сигнала для сохранения в ней высокого уровня в операции записи. Логическая схема 368 состоит из логических элементов подключенных к выходу защелки 366. Сдвиговый регистр 370 подсоединен к логическому устройству 368 для задержки на один цикл сигнала CLK после команды записи. Генератор импульсов 378 генерирует короткий импульс высокого уровня ⊘_WRD в цикле регенерации для сброса сдвигового регистра 370 и защелки 366. Обратимся к фиг.33. Когда сигнал ⊘_CA находится на высоком уровне после выдачи команды записи в момент t₃, защелка 366 запоминает высокий уровень. Поскольку сигнал ⊘_C и по крайней мере один из сигналов ⊘_RCD1 и ⊘_ACD2 также находятся на высоком уровне в этот момент, как описано выше, логические элементы И-НЕ 372 выдают низкий уровень, таким образом заставляя управляющий сигнал ⊘_EWDC перейти на высокий уровень. Выход низкого уровня от логического элемента И-НЕ 372 поступает на сдвиговый регистр 370, таким образом выводя из него сигнал низкого уровня, задержанный один цикл ⊘_CLK. Затем логический элемент И-НЕ 374 выдает высокий уровень, заставляя управляющий сигнал ⊘_WR перейти на высокий уровень. Генерирование управляющего сигнала ⊘_WR после задержки на один цикл импульса CLK необходимо для приема внешних входных данных при следующем цикле CLK после команды записи. Таким образом, для специалистов очевидно, что для приема внешних входных данных в цикле команды записи сдвиговый регистр 370 не обязателен.

На фиг. 31 представлена схема DQM буфера 342, а на фиг.32 временная диаграмма, иллюстрирующая работу DQM буфера.

Рассмотрим фиг.31. Входной буфер 70 представляет собой буфер для преобразования внешнего сигнала DQM в сигнал CMO уровня. Сдвиговый регистр 382 подсоединен в входному буферу 70 для генерирования сигнала маскирования вывода данных синхронно с системным синхроимпульсом ⊘_CLK. Рассмотрим фиг. 32, в соответствии с которой команда маскирования вывода данных выдается в момент t₁. В это время, защелка 384 сохраняет низкий уровень. Когда ⊘_CLK 387 затем переходит на высокий уровень, защелка 385 фиксирует низкий уровень. Когда затем ⊘_CLK переходит на низкий уровень, защелка 386 фиксирует высокий уровень. Когда затем ⊘_CLK 388 переходит на высокий уровень, сигнал переходит на низкий уровень. Аналогично, сигнал переходит на высокий уровень, когда ⊘_CLK 389 находится на высоком уровне. Таким образом осуществляется запрет выводы данных из буфера вывода данных при сигнале ⊘_DOM находящемся на низком уровне, по переднему фронту второго синхроимпульса ⊘_CLK после выдачи команды маскирования вывода данных. Специалистам очевидно, что настройка времени запрета вывода данных может быть осуществлена посредством изменения количества сдвиговых разрядов.

2. Генератор адреса столбцов
Генератор адреса столбцов состоит из буфера адреса столбцов 344 и счетчика адреса столбцов 346.

На фиг. 34 представлена схема буфера адреса столбцов 344. В синхронной DRAM в данном варианте реализации используются десять буферов адреса столбцов, которые получают внешние адреса столбцов с A0 по A9 соответственно. На фиг.34 входной буфер 70 используется для преобразования внешнего сигнала адреса столбцов A1 в адресный сигнал CMOS уровня. Входной буфер 70 включается по сигналу ⊘_RAL а его выход подсоединен к защелке 392 через ключ передачи 390. До тех пор пока ⊘_CA не перейдет на высокий уровень, защелка 392 хранит входной сигнал адреса столбцов ECA1 и затем выдает сигнал адреса столбца FCA1 через инверторы. К управляющему счетчику передачи данных 346 подводятся только сигналы FCA0 и FCA1. Когда ⊘_CA находится на высоком уровне из-за активизации ключ передачи 394 включается, запоминая тем самым дополнение сигнала адреса столбцов ECA1 в защелке 398. Выход защелки 398 подсоединен к схеме переключения, состоящей из логических элементов И-НЕ 400 и 402, которые включаются сигналом ⊘_CAL.. Включенные элементы И-НЕ 400 и 402 выдают сигналы адреса столбца CA1 и его дополнение соответственно. Сигналы адреса столбцов CA1 передаются и загружаются в счетчик адреса столбцов 346, посредством чего генерируются последовательные сигналы адресов столбцов FCA1 с помощью операции счета, запускаемой по сигналу загруженного адреса столбца. Сигналы PCA1 выводятся в виде сигналов адресов столбцов CA1 и через ключи передачи 396, защелки 398 и логические элементы 400 и 402. Таким образом ключи 394 и 396, защелки 398 и элементы 400 и 402 образуют схему для выдачи начального адреса столбца по импульсу ⊘_CA, генерируемому при активации и выдачи последовательных сигналов адресов столбцов, подсчитываемых от начального адреса столбца когда импульс ⊘_CA находится на низком уровне.

Таким образом после активации последовательные адреса столбцов, то есть последовательный поток внешних входных адресов столбцов и сгенерированные внутри адреса столбцов, могут образовываться с высокой скоростью. Следует отметить, что в настоящем варианте реализации буферы адресов столбцов, связанные с сигналами адресов столбцов CA0 и CA9, не получают сигналы PCA0 и PCA9. Сигнал CA9 не связан с дешифратором столбцов, потому что он используется в качестве сигнала выбора банка в случае выполнения операции прерывания. Сигналы CA0 и CA1 используются также для генерирования синхроимпульсов передачи считываемых данных RDTPm и синхроимпульсов передачи записываемых данных WDTPm, которые используются соответственно в мультиплексоре вывода данных 268 и демультиплексоре ввода данных 314. Сигналы с CA1 по CA8 используются для дешифровки столбцов.

На фиг.35 изображена схема устройства счетчика адреса столбцов 346, а на фигуре 36 - схема устройства каждого разряда счетчика адреса столбцов. В соответствии с фиг. 35 и 36, счетчик адреса столбцов 346 представляет собой 9-битный счетчик, состоящий из 9-и разрядов с ST1 по ST9, и составленный из первого счетного блока, включающего младшие разряды с ST1 по ST3, и логические элементы И 404, и второго счетного блока, включающего разряды с ST4 по ST9 и логические элементы И 406. Первый счетный блок может выполнять операцию счета в одном из двух режимов: двоичном либо с чередованием, а второй счетный блок может осуществлять операцию счета в двоичном режиме. В первом счетном блоке, то есть в 3-битовом счетчике, выбор режима (двоичного или с чередованием) осуществляется по логическому уровню сигнала режима адресации ⊘_INTEL. В самом младшем значащем разряде ST1 вход сигнала переноса CAR1 и вход длины пакета SL подключены к питающему напряжению V_cc. Выходной сигнал переноса CAR0 первого разряда ST1 является входным сигналом CAR1 второго разряда ST2, а логический элемент И 404, соответствующий второму разряду ST2, перемножают выходы переноса первого и второго разрядов ST1 и ST2. Логический элемент И 404, соответствующий третьему разряду ST3, логически умножает выход переноса третьего разряда ST3 и выход логического элемента И, соответствующего второму разряду ST2, который подключен к входу переноса третьего разряда ST3. Выход логического элемента И, связанный с самым старшим значащим разрядом ST3 первого счетного блока, подключен к входному сигналу переноса CAR1 младшего значащего разряда ST4 второго счетного блока. Входной сигнал CAR1 каждого разряда во втором счетном блоке связан с выходом логического элемента И предыдущего разряда. На каждый логический элемент И 406 второго счетного блока подается выходной сигнал логического элемента И предыдущего разряда и выходной сигнал соответствующего разряда.

Счетчик адреса столбцов 346 в данном изобретении может выборочно осуществлять в одном из режимов (двоичном или с чередованием) последовательной адресации с целью повышения гибкости разработки для проектировщиков систем памяти. Режим двоичной адресации заключается в генерировании последовательный адресов, возрастающих на единицу от заданного начального адреса, а режим адресации с чередованием заключается в генерировании последовательных адресов определенным образом. На табл.3 представлена адресная последовательность, представленная в виде десятичных чисел в случае длины пакета, равной 8.

На фиг.36a показана схема каждого из разрядов первого счетного блока. На чертеже каждый разряд первого счетного блока включает схему переноса 408 для генерирования сигнала переноса и разрядную схему 410 для выдачи сигнала разряда. Схема переноса 408 состоит из двух защелок 412 и 416, ключа передачи 414, включенного между защелками 412 и 416, инвертора 418 и ключа передачи 411, включенного последовательно между выходом защелки 416 и входом защелки 412. Аналогично, разрядная схема 410 также включает защелки 412' и 416', ключи передачи 411' и 414' и инвертор 418'. Ключи передачи 411, 411', 414 и 414' подсоединены к шине 419 и шине 415 через инвертор 413. Входы защелок 412 и 412' подсоединены к шинам 422 и 424 соответственно. Схема инициализации 420 включена между шинами 422 и 424 для обеспечения условия инициализации, то есть низкого уровня по сигналу включения питания к защелкам 412 и 412'. Шина 419 подсоединена к выходу логического элемента ИЛИ-НЕ 426, три входа которого подсоединены соответственно к синхроимпульсу CNTCLK9, выходу логического элемента И-НЕ 428 и сигналу BITSET. Логический элемент И-НЕ 428 получает сигнал длины пакета SLn, сигнал ⊘_CARC и сигнал переноса CAR1, который является сигналом переноса предыдущего разряда CAR0. Ключи передачи 430 и 432 включаются в ответ на сигнал BITSET и передают таким образом, начальное значение сигнала переноса и начальное значение адреса столбца (или начальное битовое значение) на шинах 422 и 424 соответственно. Управляющий сигнал режима ⊘_INTEL находится на высоком уровне в режиме с чередованием и на низком уровне в двоичном режиме, как было показано выше. Таким образом, ключи передачи 430 и 432, включенные в режиме с чередованием, передают соответственно низкий уровень и начальное значение бита CA1, а в двоичном режиме оба этих ключа передают начальное значение бита CA1.

На фиг.37 изображена временная диаграмма, иллюстрирующая работу схемы на фиг. 36a. Обратимся к этим фигурам. Когда любой из входных сигналов SLn, ⊘_CARC и CAR1 элемента И-НЕ 428 находится на низком уровне, логический элемент ИЛИ-НЕ 426 запрещает вывод импульса CNTCLK9, сохраняя низкий уровень на шине 419. Таким образом, ключи передачи 414 и 414' находятся в включенном состоянии, в то время как ключи передачи 411 и 411' - в выключенном состоянии. В это время, поскольку ключи передачи 430 и 432 включены по импульсному сигналу BITSET высокого уровня, выходной сигнал переноса CAR0 и разрядный выходной сигнал PCA1 имеют соответственно начальное значение сигнала переноса низкого уровня и начальное значение разряда в режиме с чередованием, в то время как выходной сигнал переноса CAR0 и выходной разрядный сигнал PCA1 оба имеют начальное значение разряда CA1 в двоичном режиме. Затем низкий уровень сигнала BITSET выключает ключи передачи 430 и 432 и, таким образом, вызывает предустановку начальных значений сигналов переноса и разряда, которые должны быть на них установлены. Таким образом, сигнал BITSET осуществляет предустановку соответственно начальных значений сигналов переноса и разряда в схеме переноса 408 в разрядной схеме 410 в соответствии с сигналом управления режимом ⊘_INTEL.
С другой стороны, после установки начальных значений по сигналу предустановки BITSFT, когда сигналы SLn, ⊘_CARC и CAR1 все находятся на высоком уровне, логический элемент ИЛИ-НЕ 426 выдает импульс CNTCLK9. Затем схема переноса 408 и разрядная схема 410 соответственно выдают двоичные последовательные значения счетчика, начиная с предустановленных начальных значений на каждом цикле импульса CNTCLK9. В течение такой последовательной операции, если на элемент И-НЕ 428 подается сигнал переноса CAR1 низкого уровня, шина 419 переходит на низкий уровень, замораживая тем самым работу схемы переноса 408 и разрядной схемы 410. То есть, поскольку ключи передачи 411 и 411' выключены, CAR0 и PCA1 зафиксированы соответственно с противоположными двоичными значениями, хранящимися в защелках 412 и 412'. Когда затем сигнал CAP1 перейдет на высокий уровень, вновь начинаются последовательные операции, начиная с сохраненных значений.

На фиг. 36b изображена схема устройства каждого разряда, составляющего второй счетный блок, изображенный на фиг.35. Структура этого разряда идентична структуре разряда на фиг.36a за исключением схемы переноса 408 и устройства управления режимом 434. Его функционирование также идентично функционированию разрядной схемы 410 на фиг.36a. Таким образом детальное описание каждого из разрядов с ST4 по ST9 будет опущено.

Возвратимся к фиг.35. Положим, что длина пакета n установлена в программе рабочего режима. Затем, поскольку сигналы длины пакета, связанные с длиной пакета n или менее, все находятся на высоком уровне, включены только разряды, получающие сигналы длины пакета SLn высокого уровня. Например, если длина пакета n составляет 512 (полные страницы), счетчик адреса столбцов работает как 9-разрядный счетчик. Если длина пакета запрограммирована равной 32, пять младших разрядов с ST1 по ST5 последовательно выполняют операции счета, и выходные сигналы с PCA5 по PCA8 более высоких разрядов с ST6 по ST9 соответственно поддерживают начальные входные значения разрядов, то есть, введенные сигналы адресов столбцов с CA5 по CA8. Таким образом первый счетный блок, состоящий из трех младших разрядов с ST1 по ST3, выдает последовательные сигналы адресов в двоичном режиме или с чередованием с PCA0 по PCA2 в соответствии с сигналом управления режима ⊘_INTEL, а счетчик, состоящий из разрядов ST4 и ST5, выдает последовательные сигналы двоичных адресов PCA3 и PCA4, начиная от входных адресов столбцов CA3 и CA4, принимая сигналы переноса от первого счетного блока.

3. Дешифратор столбцов
Как было объяснено выше, буферы адресов столбцов 344 выдают сигналы адресов столбцов с CA1 по CA8, поступающие в дешифратор столбцов для выбора столбцов.

На фиг. 38 представлена схема дешифратора столбцов в соответствии с настоящим изобретением. На чертеже предешифраторы с 436 по 442 принимают сигналы адресов столбцов CA1 и CA2, CA3 и CA4, CA5 и CA6 и CA7 и CA8, соответственно, а также сигналы строчных адресов RA11 или сигнал адреса столбца CA9. Сигнал строчного адреса PA11 используется в качестве сигнала выбора банка в случае работы в режиме чередования первого и второго банков или в случае независимой работы обоих банков, например, выполнение операций считывания или записи и операции регенерации второго банка после выполнения операции считывания или записи и операции регенерации первого банка. Если RA11 находится на низком уровне, выбирается первый банк, а если RA11 на высоком уровне, то выбирается второй банк. С другой стороны CA9 используется в качестве сигнала выбора банка в случае выполнения операции прерывания. Первый банк выбирается, когда CA9 находится на низком уровне, а второй банк, когда CA9 на высоком уровне.

Первый предешифратор 436 декодирует сигналы адресов столбцов CA1 и CA2, генерируя, таким образом, предварительно декодированные сигналы с по DCA12, а также сигнал DCA2 и его дополнение которые выдаются быстрее, чем сигналы с по DCA12. Соседние сигналы из предварительно декодированных частично перекрываются на заданную величину. Выходные сигналы первого предешифратора 436' подаются к главным дешифраторам 444. На логические элементы ИЛИ-НЕ 446 соответственно поступают комбинации сигналов, выбираемых: один из предварительно декодированных сигналов с по DCA34 от предешифратора 438, один из предварительно декодированных сигналов с по DCA56 от предешифратора 440 и один из предварительно декодированных сигналов с во DCA78 от предешифратора 442. Их выходы подсоединены соответственно к главному дешифратору 444 для того, чтобы сформировать сигналы выбора столбцов с CSL0 по CSL255.

На фиг. 39a изображена схема первого предешифратора 436. На фиг.39а логические элементы И-НЕ 448, включаемые сигналами выбора банка RA11 или CA9, декодируют сигналы адресов столбцов CA1 и CA2 и их дополнения После активации короткий импульс ⊘_CP низкого уровня сбрасывает элементы 451 и 454, вызывая тем самым переход выходных сигналов с по DCA12 на низкий уровень. Когда ⊘_CP затем переходит на высокий уровень (в это время ⊘_YEi на высоком уровне), включаются логические элементы И-НЕ 451 и 454. Предположим теперь, что CA1 и CA2 находились на низком уровне. Тогда логический элемент 448a выдаст низкий уровень, а логический элемент И-НЕ 456a тогда перейдет на высокий уровень. Таким образом, перейдет с низкого на высокий уровень, в то время как и DCA12 останутся на низком уровне. Когда затем CA1 перейдет на высокий уровень и CA2 останется на низком уровне, перейдет, в результате, на высокий уровень. Однако логический элемент И-НЕ 448a выдаст высокий уровень, заставляя тем самым перейти на низкий уровень после временной задержки через схемы задержки 450a и 452a, логические элементы И-НЕ 451a, 456a и 454a и инвертор. Таким образом сигнал после перехода на высокий уровень, переходит на низкий уровень с временной задержкой, определяемой элементами задержки. Следовательно, перекрывающиеся части вызывают появление остатков между последовательными предварительно декодированными сигналами. Такое перекрытие гарантирует отсутствие ошибок во время операции записи.

На фиг.39b показана схема одного из вторых предешифраторов с 438 по 442. Следует отметить, что каждый второй предешифратор представляет собой логическую схему, включаемую низким уровнем, в которой выбранный предварительно декодированный сигнал переводится на низкий уровень.

На фиг. 40 показана схема первого из главных дешифраторов 444. На этом чертеже предварительно декодированные сигналы с по DCA12 подводятся соответственно к входам инверторов с 458a по 458d, которые разбиты на первую группу инверторов 458a и 458b и вторую группу инверторов 458c и 458d. Одни выводы каждого из инверторов 458a и 458b, образующих первую группу, подсоединены к стоку первого транзистора 462, а одни выводы каждого из инверторов 458c и 458d, образующих вторую группу, подсоединены к стоку второго транзистора 464. Другие выводы каждого из инверторов с 458a по 458d подсоединены к напряжению источника питания V_cc. Выходы инверторов подсоединены соответственно к защелкам с 466a по 466d. Истоки первого и второго транзисторов 462 и 464 подсоединены вместе к стоку третьего или разъединяющего транзистора 466, чей исток подключен к опорному напряжению V_ss, имеющему потенциал земли, и чей затвор соединен с выходом логического элемента ИЛИ-НЕ 446, к входам которого подводятся предварительно декодированные сигналы от вторых предешифраторов с 438 до 442. На затворы первого и второго транзисторов 462 и 464 подаются соответственно сигналы и DCA2. Входные сигналы генерируются в следующем порядке: предварительно декодированные сигналы и DCA2, предварительно декодированные сигналы CA34, и перекрывающиеся предварительно декодированные сигналы c по DCA12. Таким образом, после того как транзистор 462 или 464 и разъединяющий транзистор 466 включается, инверторы с 458a по 458d могут включится. Предположим теперь, что сигналы адресов столбцов с CA1 по CA8 были на низком уровне. Тогда включается транзистор 462, а затем транзистор 466. Потом включается инвертор 458a высокоуровневым сигналом и, таким образом, сигнал выбора столбца CSL0 переходит на высокий уровень. Когда затем сигнал адреса столбца CA1 изменяет свой уровень на высокий, переходит на высокий уровень, заставляя тем самым перейти на высокий уровень сигнал выбора столбца CSL1. Однако сигнал выбора столбца CSL0 переходит с высокого на низкий уровень посли заданной задержки, как рассматривалось выше, из-за перехода на низкий уровень сигнала Таким же образом, как рассматривалось выше, сигналы выбора столбца, перекрывающие заданную часть в ответ на сигналы адресов-столбцов с CA1 по CA8, последовательно изменяются. Рассмотрим фигуру 33b, где начальные внешние адреса столбцов A0 и A1 по A8 находятся соответственно на высоком и низких уровнях. На нем изображена временная диаграмма, иллюстрирующая временные связи между сигналами адресов столбцов с CA0 по CA8, сигналами и сигналами выбора столбцов CSL0 и CSL1. Как можно понять из чертежа, периода времени для выбора столбцов должным образом гарантируются перекрывающимися частями.

На фиг.41 представлена временная диаграмма, иллюстрирующая операцию считывания при частоте системных синхроимпульсов 100 МГц, длине пакета 4 и задержке 3. Как видно из чертежа, благодаря перекрытию сигналов CSL0 и CSL1, гарантируется достаточное время считывания, где A0 и с A1 по A8 изначально установлены на высоком и низких уровнях соответственно.

4. Устройство управления магистралью данных
Очень важно устранить необязательные внутренние операции, для того, чтобы исключить потребление энергии после окончания длины пакета, то есть после вывода или ввода реальных данных. Такое устройство управления включает счетчик длины пакета 350, детектор длины пакета 352 и генератор сигнала сброса адреса столбца 354, показанные на фиг.4.

Счетчик длины пакета 350 прекращает операцию счета, когда сигнал сброса адреса столбца ⊘_CAR устанавливается на низком уровне. Счетчик 350 сбрасывается коротким импульсом высокого уровня BITSET, вновь начиная операцию счета. Таким образом счетчик длины пакета 350 представляет собой известный 9-разрядный двоичный счетчик, импульсный вход которого подсоединен к системному синхроимпульсу ⊘_CLK, а вход сброса к выходу логического элемента ИЛИ, на вход которого подается сигнал BITSET и дополнение сигнала ⊘_CAR. Значения CNTI (I = 0, 1,... 8) счетчика 350 подводится к счетчику длины пакета 352.

На фиг. 42 и 43 показана схема детектора длины пакета. Детектор длины пакета 352 включает логическую схему, принимающую значения счетчика CNTI и сигналы длины пакета для генерирования сигнала COS1, информирующего о завершении длины пакета после активизации Рассмотрим фигуру 41. Как только, например, импульс BITSET перейдет с высокого уровня на низкий после активизации счетчик 350 начинает считать импульсы ⊘_CLK, выдавая тем самым сигналы счета CNT0 и CNT1. Поскольку, в случае, когда длина пакета равна 4, SL₄ = 1 (высокий уровень), детектор длины пакета 352 выдает сигналы COS1, с шириной импульса в один цикл ⊘_CLK, когда CNT0 и CNT1 оба на высоком уровне. С другой стороны, импульс ⊘_C, находящийся на высоком уровне после активации переводит на низкий уровень выходной сигнал триггера, состоящего из логических элементов ИЛИ-НЕ 468 и 470, как показано на фиг.43, заставляя тем самым сигнал COSR перейти на низкий уровень, как показано на фиг. 41b. Поскольку COSI затем переходит на высокий уровень, два входа логического элемента И-НЕ 474 переходят на высокий уровень после задержки, создаваемой сдвиговым регистром 472 по системному синхроимпульсу ⊘_CLK Таким образом, выходной сигнал элемента ИЛИ-НЕ 468 переходит на низкий уровень. В это время, поскольку ⊘_C на низком уровне, выход элемента ИЛИ-НЕ 470 переходит на высокий уровень, заставляя таким образом перейти на высокий уровень сигнал COSR. Таким образом, как можно видеть из фиг.41b, сигнал COSR низкого уровня указывает на длину пакета, то есть четыре системных синхроимпульса CLK после активации Схема задержки 476 для обеспечения временных задержек, зависящих от значений задержки, принимает сигнал COSR и затем выдает сигнал COSDQ. Таким образом, видно, что сигнал COSDQ указывает длину пакета с учетом CA задержки. Рассмотрим фиг.41. Поскольку задержка равна 3 (C 3 на высоком уровне), передающий ключ 478 включен, выдавая таким образом сигнал COSDQ, представляющий собой сигнал COSR, задержанный на два цикла импульса ⊘_CLK. Как уже было рассмотрено, сигнал COSDQ находясь на высоком уровне, запрещает работу буфера вывода данных.

На фиг.44 представлена схема генератора сброса адресов столбцов 354. Рассмотрим фиг.41 или 33, где сигнал ⊘_RALi перешел на высокий уровень до активизации . Затем после активизации логические элементы И-НЕ 482 и 484 выдают высокий уровень в ответ на импульс высокого уровня ⊘_C. Таким образом, элемент И-НЕ 480, образующий триггер, фиксируется на низком уровне, тем самым разрешая переход ⊘_CAR на высокий уровень. Аналогично элемент И-НЕ 486 выдает низкий уровень в ответ на сигнал COSR, переходящий на низкий уровень, когда ⊘_C на высоком уровне, поскольку либо ⊘_YEC1 либо ⊘_YEC2 удерживаются в это время на высоком уровне. Таким образом ⊘_CARC переходит на высокий уровень. Затем, поскольку COP перешел на высокий уровень, ⊘_CAR и ⊘_CARC переходят на низкий уровень. Однако в случае использования системных синхроимпульсов низкой частоты, например, 66 МГц или менее, сигналы ⊘_RALi и ⊘_YE1 или ⊘_YE2 скорее, чем сигнал COSR, перейдут первыми на низкий уровень, заставляя тем самым сигнал ⊘_CAR перейти на низкий уровень. Таким образом, счетчик длины пакета 350 и счетчик адреса столбцов 346 сбрасываются сигналом ⊘_CAR низкого уровня, предотвращая тем самым выполнение необязательных операций.

5. Генератор синхроимпульсов передачи данных
Генератор синхроимпульсов передачи данных представляет собой устройство для генерирования синхроимпульсов для передачи данных через мультиплексор вывода данных и демультиплексор ввода данных. Генератор синхроимпульсов передачи данных включает счетчик управления передачей данных 348 и генераторы синхроимпульсов передачи данных при считывании и записи 356 и 368.

Генератор адреса столбцов 346 использует мультиплексный системный синхроимпульс CNTCLK9 в качестве синхроимпульса, гарантирующего более быструю регенерацию в случае использования системного синхроимпульса частотой 33 МГц или менее, как обсуждалось ранее. В таком случае, так как данные должны передаваться синхронно с системным синхроимпульсом CLK, счетчик управления передачей данных 348 существенно необходим. Однако если такой прием необязателен, то есть когда не используются низкочастотные системные синхроимпульсы, требуются некоторые изменения. Такие изменения можно сопроводить следующим объяснением. Дело в том, что счетчик адреса столбцов 346, показанный на фиг. 35, использует системный синхроимпульс ⊘_CLK вместо импульса CNTCLK9 в качестве синхронного счетного импульса. Как показано на фиг.34, схемы выбора 391 получают соответственно двухразрядные выходные сигналы PCA0 и PCA1 для формирования сигналов адреса столбцов CA0 и CA1. Генераторы синхроимпульсов передачи данных при считывании и записи 356 и 358 непосредственно получают сигналы CA0 и CA1 вместо выходных сигналов PCA0 и PCA1 от счетчика управления передачей данных 348.

На фиг. 45 представлена схема счетчика управления передачей данных 348, который включает двухразрядные счетчики 488 и 490 и схемы выбора 492 и 494. Двухразрядный счетчик получает сигналы адресов столбцов CA0 и CA1 от буферов адресов столбцов 344 для генерирования сигналов внутренних последовательных адресов столбцов, начиная с сигналов CA0 и CA1 синхронно с системным синхроимпульсом ⊘_CLK. Схемы выбора 492 и 494 служат для генерирования потока последовательных адресов столбцов по сигналам FCA0 и FCA1, поступающим от буферов адресов столбцов 344, и сигналам внутренних последовательных адресов столбцов, поступающим от двухразрядного счетчика. Разряды 488 и 490, образующие двухразрядный счетчик, по своей структуре идентичны соответствующим разрядам, показанным на фиг.36a и 36b. Разница между ними состоит использовании системного синхроимпульса ⊘_CLK вместо импульса CNTCLK9. Каждая из схем выбора 494 и 492 имеет структуру, аналогичную схеме выбора 391 на фиг.34. Входные сигналы FCA1 ключа передачи 394 и входной сигнал PCA1 заменены соответственно на FCAI и выход соответствующего двухразрядного счетчика (где I равно 0 или 1). Сигнал COSR также подается к третьим входам логических элементов И-НЕ 400 и 402. Использование сигнала COP в схемах выбора 492 и 494 тем самым делает необязательным внутренние операции по завершении длины пакета. Для объяснения работы двухразрядного счетчика и схем выбора сошлемся на блоки, рассмотренные на фиг.36a, 36b и 34. Выходные сигналы RCA0 и RCA1 счетчика управления передачей данных 348 и их дополнения могут служить сигналами с необходимой временной задержкой в соответствии с значениями задержки или в соответствии с системным синхроимпульсом, для того чтобы управлять временем передачи данных на шинах данных.

На фиг.46 показана схема генератора синхроимпульсов передачи считываемых данных 356 для генерирования сигналов передачи считываемых данных с RDTP0 по RDTP3, которые используются в мультиплексоре вывода данных. На чертеже генератор 356 включает логические элементы И-НЕ 498 для декодирования сигналов адресов столбцов RCA0 и RCA1 и их дополнений схемы задержки 500 для получения декодированных сигналов и формирования сигналов передачи считываемых данных с различными временными задержками в соответствии со значениями задержки и логические элементы И-НЕ 496 для вывода сигналов передачи считываемых данных в операции считывания и сброса их выходных сигналов на низкие уровни в операции записи.

Выходные сигналы логических элементов 496 переходят на высокий уровень в ответ на сигнал ⊘_WEDC, находящийся на высоком уровне в операции записи. Каждый из логических элементов И-НЕ 498 служит дешифратором, выводящим сигнал низкого уровня в ответ на два входных сигнала высокого уровня. Каждая схема задержки 500 включает сдвиговый регистр 503, имеющий множество маршрутов данных, и ключи 497, 501 и 502, подсоединенные соответственно к маршрутам данных, и служит для обеспечения различной временной задержки с помощью селекторного ключа в соответствии сигналами задержки CL3 и CL4. Рассмотрим фиг. 41b, где начальные внешние адреса столбцов A0 и A1 находятся соответственно на высоком (= 1) и низком уровне (= 0). На ней показана временная диаграмма сигналов PCA0 и PCA1 для управления передачей данных и сигналов передачи считываемых данных с RDTP0 по RDTP3. Поскольку значение задержки равно 3, ключи 502 включены.

На фиг. 47 показана схема устройства для генерирования сигнала ⊘_CL, используемого в мультиплексоре вывода данных 268. Рассмотрим этот чертеж. После активации высокий уровень импульса ⊘_C через схему задержки 505 переводит на высокий уровень выход триггера 504. С другой стороны, если один из сигналов задержки CL3 или CL4 находится на высоком уровне, выход логического элемента И-НЕ 506 удерживается на высоком уровне. Следовательно, сигнал ⊘_CL переходит на высокий уровень. Затем, если ⊘_C переходит на низкий уровень, сигнал ⊘_CL перейдет на низкий уровень после задержки, равной примерно одному циклу ⊘_CLK, в случае, если сигнал CL3 на высоком уровне; а сигнал ⊘_CL перейдет
на низкий уровень с задержкой порядка двух циклов ⊘_CLK, в случае, если сигнал CL4 находится на высоком уровне. Однако если и CL3 и CL4 находятся на низком уровне, то есть задержка равна 1 или 2, ⊘_CLK всегда будет на низком уровне, поскольку выход логического элемента И-НЕ 506 находится на низком уровне.

На фиг. 49 показаны временные диаграммы для операций считывания по прерыванию после активации Операция выполняется при задержке равной 3, длине пакета равной 4 и с частотой системных синхроимпульсов 66 МГц. В момент t₁ выдается команда считывания с внешними адресами столбцов A0, A1, A2, . . ., A8 = 1, 0, 0, ..., 0. В момент t₃ выдается команда считывания по прерыванию с внешними адресами столбцов A0, A1, A2, ... , A8 = 0, 1, 0, . . . , 0. Затем, в моменты t₃ и t₄, то есть до и после выдачи команды считывания по прерыванию, сигналы адресов столбцов RCA0 и PCA1 принимают значения низкого и высокого уровня. Таким образом, считываемые данные последовательно передаются через шинные пары данных D102, D102 в моменты времени t₃ и t₄. Как видно на фиг.49c, считываемые данные были на высоком уровне прерывания, а сразу после прерывания на низком уровне. Затем, как показано на временной диаграмме D102 между t₃ и t₅ на фиг.49c, последовательные данные, то есть 1, 0, передаются по шине данных D102. Таким образом, как показано на фиг.25, если устройство 276 для разделения последовательных регистров 274 и 278 не обеспечивает связь между ними, последовательные данные последовательно фиксируются в последовательных регистрах 274 и 278 и передаются только последовательно к буферу вывода данных через ключ передачи 280, который включается по сигналу передачи считываемых данных PDTP2. Однако поскольку быстродействие полупроводниковых схем варьируется в зависимости окружающих условий, таких как окружающая температура, очень важно иметь средство для предотвращения состязания последовательных данных из-за изменения быстродействия ключа передачи 280 или буфера вывода данных. Сигнал ⊘_CL используется для разделения последовательных регистров 274 и 278, чтобы предотвратить такое состязание данных. Должно быть ясно, что состязание между двумя последовательными порциями данных может быть предотвращено с помощью импульса ⊘_CL высокого уровня, обозначенного как P на фиг.49c.

На фиг. 48 изображена схема генератора передачи записываемых данных для генерирования сигналов передачи записываемых данных с WDTP0 по WDTP3 для использования в демультиплексоре ввода данных 314. Генератор 358 включает логические элементы И-НЕ для декодирования сигналов адресов столбцов RCA0 и RCA1 и их дополнений схему синхронизации 510 для синхронизации выходных сигналов логических элементов И-НЕ по системному синхроимпульсу ⊘_CLK и формирования синхронизированных сигналов передачи записываемых данных и логические элементы И-НЕ 512 для коммутации синхронизированных сигналов передачи записываемых данных. Шина 514 остается на низком уровне, для того чтобы закрыть все ключи 512 во время операции считывания, прерывания или маскирования ввода/вывода данных, заставляя тем самым перейти на низкий уровень сигналы с WDTP0 по WDTP3. Ссылка 516 относится к схеме задержки. Как показано на фиг.33 с помощью сигнала адреса RCAD высокого уровня и сигнала адреса RCA1 низкого уровня генерируется импульсный сигнал WDTP1 высокого уровня, а последующие последовательные сигналы адресов RCA0 и RCA1, которые соответственно находятся на низком и высоком уровне, генерируют импульсный сигнал WDTP2 высокого уровня.

6. Устройство регенерации шин данных
Устройство регенерации шин данных служит для генерирования управляющих сигналов для регенерации 1/0 шин, P10 шин и D10 шин. В соответствии с настоящим изобретением передача данных и регенерации осуществляется поочередно на шинах маршрутов данных. Чтобы выполнить операцию регенерации используется сигнал адреса столбцов CA1, формируемый из внешнего адреса столбца A1.

На фиг. 50 показана схема устройства для генерирования управляющих сигналов для регенерации 1/0 шин и P10 шин. Сигналы RA11 и CA9 являются сигналами выбора банка, как рассматривалось выше, и 1/0 шины и P10 шины инициализируются для регенерации. Таким образом сигналы PIOPR1 и IOPR1 и их дополнения устанавливаются на высоком уровне. После активизации поскольку ⊘_CP переходит с низкого на высокий уровень (⊘_YEi удерживается на высоком уровне), разрешается работа логических элементов И-НЕ 518. Если CA1 на низком уровне ( на высоком уровне), сигналы регенерации PIOPR1 и IOPR1 удерживаются на высоком уровне, в то время как PIOPR1 и IOPR1 переходят на низкий уровень. Таким образом, как показано на фиг.24, если сигнал BLS на высоком уровне, 1/0 шинные пары 1/02, и 1/03, непрерывно регенерируются. Пары 1/00, и 1/01, прекращают регенерацию, чтобы быть готовыми для передачи данных. P10 шинные пары P102, и P103, как показано на фиг.28, регенерируются таким же образом. Затем, если CA1 переходит на высокий уровень, шины 1/00, 1/01, , P100, P101 и регенерируются в обратном порядке. С другой стороны, короткий импульс ⊘_CP низкого уровня, сгенерированный после активации в операции прерывания, преобразует все сигналы регенерации PIOPR1, PIOPRO1, IOPR1 и IOPR1 в импульсы высокого уровня. Таким образом, прежде чем принять адреса столбцов по прерыванию, все 1/0 и P10 шинные пары регенерируются. С помощью такой регенерации внутренние операции могут выполняться с высокой скоростью без ожидания. Ссылка 520 относится к схеме задержки.

На фиг. 51 представлена схема устройства для генерирования управляющих сигналов для регенерации D10 шин. Таким же способом, как рассматривалось выше, поскольку ⊘_CP переходит на низкий уровень, сигнал регенерации D10 шин IOPRI и его дополнение переходят на высокий уровень, а сигнал WCA1 и его дополнение переходят на низкий уровень, регенерируя таким образом все 10 шины, то есть, в случае операции прерывания. Если ⊘_CP переходит на высокий уровень, а CA1 на низком уровне ( на высоком уровне), сигналы DIOPRI и WCA1 удерживаются соответственно на высоком и низком уровнях, в то время как сигналы переходят соответственно на низкий и высокий уровни. Таким образом, во время операций считывания или записи, устройства регенерации 263c и 263d на фиг.25 сохраняют включенное состояние, в то время как устройства 263a и 263b выключаются. После этого шинные пары D102, и D103, удерживаются в состоянии регенерации, в то время как D100, и D101, готовы для передачи данных. В случае операции записи транзисторы 318c и 318d на фиг.27 удерживаются в открытом состоянии, а транзисторы 318a и 318b закрыты, что заставляет буферы 324c и 324d находиться в выключенном состоянии, а буферы 324a и 324b передавать данные, в зависимости от состояний данных, хранящихся в защелках 320. Далее, если CA1 переходит на высокий уровень, выполняются операции в порядке, обратном вышеизложенному.

На фиг.52 изображена схема устройства для генерирования сигналов выбора банка для использования в P10 драйвере 330, показанном на фиг.28. Пусть поступила команда записи. Тогда ⊘_WR и ⊘_CP переходят на высокий уровень. В это время, когда PA11 или CA9 находятся на низком уровне, сигнал DTCP1 фиксируется на высоком уровне, и таким образом выбирается первый банк. Когда команда регенерации выдается на первый банк, ⊘_YEI переходит на низкий уровень, и тем самым сигнал выбора первого банка DTCP1 затем переходит на низкий уровень. С другой стороны, когда команда записи поступает ко второму банку во время операции записи для первого банка, выход триггера 522' фиксируется на низком уровне, и таким образом сигнал выбора второго банка DTCP2 переходит затем на высокий уровень. И DTCP1, и DTCP2 подсоединены к P10 драйверу 330, связанному с соответствующим банком. Рассмотрим фиг.28. Когда сигнал выбора банка DTCPi и сигналы блочной информации находятся все на высоком уровне, ключи 332 открываются, разрешая тем самым передачу данных по соответствующим D10 шинам.

7. Устройство буфером вывода данных
Устройство управления буфером вывода данных служит для управления выводами данных из буфера вывода данных 284, показанного на фиг.26. Необходимо, чтобы в операции считывания буфер вывода данных выводил данные по каждому заданному переднему фронту системных синхроимпульсов CLK. Поскольку синхронная DRAM должна выдавать информацию только в течение заданного периода времени, устанавливаемого задержкой и длиной пакета, предпочтительно, чтобы вывод данных из нее не выходил из рамки заданного периода времени, для того, чтобы с одной стороны, увеличить производительность кристалла, а с другой, предотвратить излишнее потребление мощности. Также, поскольку один цикл системного синхроимпульса заданной или меньшей частоты (33 МГц в данном варианте реализации) достаточно велик, бессмысленно выводить данные синхронно с системными синхроимпульсами CLK.

На фиг. 53 представлена схема управляющего устройства для генерирования управляющих сигналов для запрещения вывода данных из буфера вывода данных 284. Логический элемент И-НЕ 524 выдает сигнал низкого уровня в операции записи. Синхроимпульс ⊘_CF остается на высоком уровне в течение одного цикла импульса ⊘_CLK, переходящего на высокий уровень по первому переднему фронту ⊘_CLK после активации Аналогично ⊘_WRCF остается на высоком уровне в течение одного цикла синхроимпульса ⊘_CLK после активации Когда активизированы, логический элемент И-НЕ 524 генерирует сигнал низкого уровня, разрешая тем самым сигналу ⊘_TRST перейти на низкий уровень. Также, когда требуется маскирование вывода данных по внешнему сигналу DQM, DQM буфер 342, показанный на фиг.31, генерирует импульсный сигнал ⊘_DQMF низкого уровня, как показано на фиг. 32. Таким образом логический элемент И-НЕ 526 генерирует импульс высокого уровня. Это приводит к появлению импульса ⊘_TRST низкого уровня. Аналогично сигнал ⊘_TRST также переходит на низкий уровень по сигналам COSDQ, находящимся на высоком уровне после задержки, зависящей от задержки j, следующей по завершении длины пакета. Таким образом выход буфера вывода данных 284, показанного на фиг.25, переходит в высокоимпедансное состояние в ответ на сигнал ⊘_TRST низкого уровня. Следовательно, буфер вывода данных 284 запрещает вывод данных по переднему фронту системного синхроимпульса CLK, следующего после выдачи команды маскирования вывода данных в ответ на сигнал маскирования вывода данных DQM. Также, по завершении вывода пакета данных, выход буфера 284 переходит в высокоимпедансное состояние.

Если используются внешние системные синхроимпульсы частотой 33 МГц или менее, управляющий сигнал ⊘_YEP может быть объединен с сигналом задержки CL1, чтобы вывод данных не зависел от внутреннего системного синхроимпульса ⊘_CLK. Поскольку сигнал задержки CL1 удерживается на высоком уровне при таком системном синхроимпульсе, сигнал ⊘_YEP находится на высоком уровне. Таким образом в буфере вывода данных 284 на фиг.26 ключи передачи 286 и 286' всегда
открыты и поэтому не находятся под управлением системного синхроимпульса ⊘_CLK. Однако когда используется системный синхроимпульс с частотой выше 33 МГц, сигнал CL1 находится на низком уровне и сигнал ⊘_YEP также на низком уровне. Таким образом ключи передачи 286 и 286' включаются и выключаются под управлением системного синхроимпульса ⊘_CLK.
Функционирование
Теперь будет дано объяснение функционирования и путей использования рассматриваемой синхронной DRAM. Рассмотрим фиг.41. На ней показаны временные диаграммы, иллюстрирующие операцию считывания при длине пакета, равной 4, и задержке, равной 3, с использованием внешнего системного синхроимпульса частотой 100 МГц. В момент t₁ подается команда активации. Внешние адреса поступают вместе с активацией Затем буфер 56 выдает сигнал ⊘_RP, а затем генерирует сигнал выбора банка ⊘_RCi, определяющий один их двух банков 12 и 14 с внешним адресом A11. Генератор главных строчных синхроимпульсов 62 на фиг.19 генерирует главный строчный синхроимпульс ⊘_Ri в ответ на сигнал ⊘_RCi. Буфер строчного адреса 60 реагирует на главный строчный импульс ⊘_Ri, генерируя сигналы строчных адресов, которые подаются на строчный дешифратор 18 выбранного банка. В ответ на сигналы строчных адресов, строчный дешифратор 18 генерирует сигнал блочной информации BLS, представляющий выбранную субматрицу в каждой, с первой по четвертую, матрице ячеек памяти, и сигнал, выбирающий словарную шину в выбранной субматрице. Операция считывания, которая управляет словарными шинами, отобранными по сигналам выбора словарных шин, и затем передают данные на соответствующие разрядные шины, выполняется известным способом. После завершения последовательности, генератор управляющих синхроимпульсов строк 64 генерирует сигнал ⊘_RCDi, гарантирующий время задержки t_RCD. В момент t₂ выдается команда считывания, и адреса столбцов вводятся в буфер адреса столбцов 344. В ответ на сигнал находящийся на низком уровне в момент t₂, буфер 344 генерирует импульсные сигналы ⊘_C,⊘_CA,⊘_CP и BITSET. Сигнал ⊘_CAR для управления устройствами, связанными с генерированием сигналов адресов столбцов, формируется генератором сигнала сброса адресов столбцов 354 в ответ на импульсный сигнал ⊘_C и сигнал ⊘_YECi, который формируется генератором синхроимпульсов разрешения столбцов 66 в ответ на ⊘_RCDi. Буфер адреса столбцов 344 выдает сигналы адреса столбцов с CA0 по CA9 в ответ на импульсный сигнал буфера и сигнал ⊘_CAR. Таким образом, поскольку сигналы адресов столбцов, поступающие от буфера адреса столбцов 344, чувствительны к сигналам разрешения/запрета адресов столбцов ⊘_CAP, которые генерируются по сигналу ⊘_RCDi, отражающему завершение RAS последовательности, и сигналу ⊘_c, отражающему активацию промежуток времени с момента активации (момент t₂) до вывода сигналов адресов столбцов становится значительно короче. После перехода сигнала ⊘_CAP на высокий уровень счетчик длины пакета 350 выполняет подсчет системных синхроимпульсов ⊘_CLK, чтобы определить длину пакета. В ответ на сигналы счета CNT0 и CNT1 от счетчика длины пакета 350, детектор длины пакета 352 генерирует сигнал окончания пакета COSI и сигнал COSR, отражающий длину пакета после активизации Детектор 352 выдает также сигнал COSDQ, задержанный на заданное количество импульсов от сигнала COSR, зависящее от значения предустановленной задержки, для управления буфером вывода данных 284, чтобы обеспечить выдачу необходимого объема данных на период времени вывода данных, определенный длиной пакета. Таким образом, поскольку задержка равна 3, сигнал COSDQ задерживается примерно на два цикла ⊘_CLK по отношению к сигналу COSR. Таким образом, сигнал COSDQ находится на низком уровне в течение периода времени, определяемого задержкой и длиной пакета (промежуток времени между моментами t₃ и t₆).

Счетчик адреса столбцов 346 загружается сигналами адресов столбцов от буфера адреса столбцов 344 в ответ на импульсный сигнал BITSFT из буфера и сигнал разрешения адресов столбцов ⊘_CARC, и затем генерирует сигналы адресов столбцов с PCA0 по PCA8 последовательно, подсчитывая импульс CNTCLK9 с учетом длины пакета и режима адресации. Буфер адреса столбцов 344 генерирует сигналы последовательных адресов столбцов с CA0 по CA8, состоящие из начальных адресов столбцов и сигналов адресов столбцов с PCA0 по PCA8.

На фиг.41 представлена временная диаграмма для режима двоичной адресации (⊘_INTEL= 0), где начальный внешний адрес столбца A0 находится на высоком уровне, а остальные внешние адреса столбцов с A1 по A8 - на низком уровне. Поскольку установленная длина пакета была равна 4, только сигнал длины пакета SL4 находится на высоком уровне. Таким образом только два младших разряда ST1 и ST2 первого счетного блока, входящего в счетчик адреса столбцов 346 на фиг. 35, выполняет операцию двоичного счета. Поскольку операция счета выполняется с частотой 100 МГц, импульс CNTCLK9 идентичен системному синхроимпульсу ⊘_CLK. Таким образом, выходные сигналы RCA0 и RCA1 счетчика управления передачей данных 348 идентичны выходам RCA0 и RCA1 счетчика адреса столбцов 346. Выходные сигналы RCA0 и RCA1 счетчика 348 подаются на генератор импульсов передачи считываемых данных 356, генерируя тем самым импульсы передачи считываемых данных с RDTP0 по RDTP3.

С другой стороны, сигналы адресов столбцов с CA0 по CA8 от буфера адреса столбцов 344 подаются к дешифратору столбцов 24, и предешифратор столбцов 436 на фиг.39a формирует предварительно декодированные сигналы частично перекрывающиеся с сигналами последовательных адресов столбцов CA1 и CA2. Главный дешифратор столбцов 444 на фигуре 40 получает предварительно декодированные сигналы, чтобы сгенерировать сигналы выбора столбцов CSL0 и CSL1. Поскольку сигнал выбора столбца CSLO позволяет данным, проходящим по разрядным шинным парам, передаваться к первым 1/0 шинным парам 1/00, и 1/01, данные на первых 1/0 шинных парах, которые появляются по первому импульсу 532 сигнала выбора столбцов CSL0, вводятся в 1/0 усилитель считывания через соответствующее устройство выбора 1/0 шины и соответствующие первые P10 шинные пары. В ответ на активизированный сигнал 535, как показано на фиг.41c, 1/0 усилитель считывания усиливает данные на первых P10 шинных парах, чтобы выдать их на соответствующие первые пары шин данных D100, и D101, В это время, поскольку сигнал регенерации D10 шины D10PR1 находится на высоком уровне, вторые пары шин данных D102, и D103, находятся в состоянии регенерации. Данные, передаваемые через первые шинные пары данных, хранятся в регистре 278 мультиплексора вывода данных 268 на фиг.25. Данные, передаваемые через шинные пары данных D101, D101 первых шинных пар данных, выбираются по импульсу RDTRI и затем вводятся в буфер ввода данных через общую шинную пару данных CDL, защелку вывода данных 282 и шинную пару ввода данных D0, Таким же образом, как было рассмотрено выше, параллельные данные на вторых 1/0 шинных парах 1/02, и 1/03, которые генерируются по импульсу 533 сигнала выбора столбца CSLI, вводятся затем последовательно в буфер вывода данных. Последние данные на 1/0 шинных парах 1/00, первых 1/0 шинных пар, которые генерируются по второму импульсу 534 сигнала выбора столбца CSLO, вводятся затем в буфер вывода данных. Если считываемые данные представляют собой 1,0,1,0, буфер вывода данных включается импульсом ⊘_TRST высокого уровня, и его выход DOUT будет таким, как показано на фиг.41c. Таким образом, когда сигнал ⊘_TRST находится на низком уровне, буфер вывода данных 284 переходит в высокоимпедансное состояние, и тем самым предотвращается выполнение необязательных операций. Можно увидеть, что первые данные генерируются по переднему фронту третьего импульса системных синхроимпульсов CLK после активизации CAS, и непрерывные четырехразрядные данные выводятся синхронно с системным синхроимпульсом CLK.

На фиг. 33 представлена временная диаграмма, иллюстрирующая операцию записи при задержке, равной 2, длине пакета, равной 4, и частоте системных синхроимпульсов 66 МГц. Временной масштаб на фиг.33 такой же, как в случае, когда внешние адреса A0 и с A1 по A8 подводятся с высоким и низкими уровнями, таким же способом, как в вышеупомянутой операции считывания, а входные данные DIN, поступающие к буферу ввода данных, представляют собой последовательность 1,0,1,0. Операция последовательности выполняется так же, как объяснялось выше, и сигнал длины пакета COSR формируется сигналом окончания пакета COSI. Сигналы последовательных адресов столбцов RCA0 и RCA1 для генерирования импульсов передачи записываемых данных с WDTP0 по WDTP3, формируются сигналами адресов столбцов CA0 и CA1. В момент t₂ выдается команда записи, и сигналы управления записью ⊘_WR и ⊘_FWDC выдаются буфером 340 по сигналу низкого уровня. В ответ на сигналы RCA0 и RCA1 генератор импульсов передачи записываемых данных 358 генерирует импульсы передачи записываемых данных с WDTP0 по WDTP3 для преобразования последовательных данных в параллельные. Входные данные DIN, вводимые через буфер ввода данных 312, выводятся на шину ввода D1 в виде последовательных данных синхронно с ⊘_CLK, как показано на фиг.33. Демультиплексор ввода данных 314 формирует параллельные данные на шинах данных D102, и D100 под управлением управляющих сигналов WCAI и и импульсов передачи записываемых данных с WDTP0 по WDTP3, имеющих временной масштаб, показанный на фиг.33. Параллельные данные подаются к соответствующей 1/0 магистрали через P10 шинный драйвер 330 под управлением управляющих сигналов IOPR1 и и затем записываются в соответствующие ячейки памяти через разрядные шины, выбранные по сигналам выбора столбцов.

На фиг.49 представлена временная диаграмма, иллюстрирующая операцию считывания с прерыванием при задержке, равной 3, длине пакета, равной 4, и частоте системных синхроимпульсов 66 МГц. При поступлении команды считывания в момент t₁ внешние адреса A0 и с A1 по A8 подводятся соответственно с высоким и низкими уровнями, а при поступлении команды считывания с прерыванием в момент t₃ внешние адреса A1 и A0 и с A2 по A8 подводятся соответственно с высоким и низким уровнями. Такая операция считывания c прерыванием идентична описанной операции считывания за исключением того, что последние двухбитовые данные из данных, которые должны были быть считаны по команде считывания, выдаваемой в момент t₁, и когда не могут быть считаны по команде прерывания, выдаваемой в момент t₃. Рассмотрим фиг.49, пояснение к которой будет кратким. Команда активизации, то есть команда активизации, выдается на два цикла CLK раньше момента t₁. Затем, поскольку операция последовательности со строчными адресами идентична подобной операции, рассмотренной ранее, объяснение этой операции опускается. Команда считывания выдается в момент t₁, и предварительно декодированный сигнал столбца от предешифратора столбцов, показанного на фиг.39a, переходит затем на высокий уровень, в то время как сигналы CA1 и CA2 находятся на низком уровне. Затем, сигнал выбора столбца CSL0 образует импульс 600 высокого уровня, как показано на фиг.49b, при этом сигналы с CA2 по CA8 всегда находятся на низком уровне. После перехода CA1
с низкого на высокий уровень предварительно декодированный сигнал столбца переходит на высокий уровень, перекрывая заднюю часть сигнала и, таким образом, в сигнале выбора столбца CSL1 появляется импульс 601 высокого уровня. Как только в момент t₃ выдается команда считывания с прерыванием, буфер 338 генерирует сигнал BITSET в виде импульса 602. Затем счетчик длины пакета 350 сбрасывается импульсом 602 и вновь начинает операцию двоичного счета системных синхроимпульсов ⊘_CLK. После подсчета длины пакета, равной 4, счетчик 350 выдает сигнал окончания пакета COSI в виде импульса 603. Затем детектор длины пакета 352 формирует сигнал COSR низкого уровня, указывающий длину пакета, от первой команды считывания по импульсу ⊘_C и сигналу COSI, а затем выдает сигнал COSDQ, указывающий временной интервал считывания данных, с помощью сигнала COSR и сигнала задержки. Таким образом видно, что могут быть считаны целиком шестибитные данные. Буфер адреса столбцов 344, показанный на фиг.34, фиксирует внешние адреса столбцов, вводимые по прерыванию (в момент t₃) с помощью импульса ⊘_CA высокого уровня от буфера 338, и формирует сигналы четырех последовательных адресов столбцов с помощью счетчика адреса столбцов 346. Таким образом сигнал адреса столбца CA1, который фиксируется внешним адресом A1 высокого уровня, поступившим в момент t₃, поддерживается на высоком уровне около двух циклов синхроимпульса после перехода ⊘_CA на низкий уровень, поскольку последний значащий сигнал адреса столбца находится на низком уровне. Затем, поскольку все сигналы с CA2 по CA8 в это время находятся на низком уровне, сигнал выбора столбца CSLI появляется в виде импульса высокого уровня 604. После перехода CA1 на низкий уровень, CA1 и его дополнение остаются на низком и высоком уровнях около двух циклов синхроимпульса. Однако сигнал ⊘_CAR низкого уровня заставляет сигналы CA1 и перейти на низкий уровень. В результате сигналу выбора столбца CSLO разрешается переход на высокий уровень в виде импульса 605. С другой стороны, при наличии адресов столбцов A0 и A1, находящихся в момент t₁ соответственно на высоком и низком уровне, и при наличии адресов столбцов A0 и A1, находящихся в момент t₃ соответственно на низком и высоком уровнях, генерируются импульсы передачи считываемых данных с RDTP0 по RDTP3, как показано на фиг.49b.

Данные на разрядных шинных парах передаются к первым 1/0 шинным парам по импульсу 600 CSLO, и затем передаются к первым шинным парам данных D100, и D101, через первые P10 шинные пары. На фиг.49c показано, как данные высокого и данные низкого уровня соответственно передаются параллельно на шины D100 и D101. Эти параллельные данные хранятся в защелках 278a и 278b в мультиплексоре вывода данных 268 на фиг.25, и затем импульс 606 RDTP1 заставляет выводиться данные, хранящиеся в защелке 278b, связанной с шиной 101. Соответственно буфер ввода данных выводит данные низкого уровня RD1. Параллельные данные, выбранные по импульсу 601 CSLI, передаются ко вторым парам шин данных D102, и D103, через вторые пары 1/0 шин и вторые пары P10 шин. Как можно видеть, данные на D102 и D103 находятся соответственно на высоком и низком уровне. Импульс 607 RDTP2 выбирает данные, хранящиеся в защелке 278c, и затем буфер вывода данных выводит данные высокого уровня RD2. Аналогично, параллельные данные, выбранные во импульсу 604 CSL1, передаются на шины данных D102 и D103. На фиг.49c показано, как данные низкого уровня и данные высокого уровня передаются соответственно на шины данных D102 и D103. Ключ передачи 276 на фиг.25 переходит в выключенное состояние при высоком уровне импульса P ⊘_CL. Однако после того, как данные, которые были зафиксированы в защелке 278c через шину D102 в предыдущей операции, были переданы к буферу вывода данных по импульсу 607 RDTP2, импульс P переходит не низкий уровень. Затем открывается ключ 276. Таким образом, данные на шинах данных D102 и D103 хранятся соответственно в защелках 278c и 278d. Затем данные, хранящиеся в защелке 278c, выдаются по импульсу 607 RDTP2, и тем самым буфер вывода данных 284 выводит данные RD3 низкого уровня. Затем данные, хранящиеся в защелке 278d, вводятся по импульсу 608 RDTP3, в результате чего происходит вывод данных RD4 высокого уровня из буфера вывода данных 284. Аналогично данные, выбранные по импульсу 605 CSL0, передаются к первым парам шин данных. Как видно из чертежа, данные низкого уровня и данные высокого уровня соответственно передаются параллельно по шинам данных D100 и D101. Таким же образом, как объяснялось выше, эти параллельные данные выбираются последовательно по импульсам 603 и 610, показанным на фиг. 49b, и затем буфер вывода данных 284 последовательно выдает данные низкого уровня RD5 и данные высокого уровня RD6. Буфер вывода данных 284 переходит затем в высокоимпеданское состояние по сигналу COSDQ высокого уровня.

На фиг. 54 представлена временная диаграмма, иллюстрирующая различные операции при задержке, равной 2, длине пакета, равной 4, и при использовании только одного выбранного банка. Выдаются следующие команды: команда активизации в момент t₁, команда считывания с внешними адресами столбцов CA0 в момент t₂, команда считывания с прерыванием с внешними адресами столбцов CBO в момент t₃, команда записи c прерыванием с внешними адресами столбцов CCO в момент t₇, команда записи с прерыванием с внешними адресами столбцов CDO в момент t₁₀, команда регенерации в момент t₁₂ и команда маскирования ввода/выводы данных в момент t₆, t₉, t₁₂ и t₁₃. Данные QA0 и QA1 выводятся соответственно в моменты t₈ и t₄ посредством команды считывания, выдаваемой в момент t₂, а данные QB0 и QB1 последовательно выводятся в моменты t₅ и t₆ посредством команды считывания, выданной в момент t₃. В момент t₇ вывод данных запрещается и остается в высокоимпедансном состоянии благодаря команде маскирования вывода данных, выдаваемой в момент t₆. В моменты t₈ и t₉ записываемые данные DC0 и DC1 вводятся соответственно посредством команды записи в момент t₇. Команда маскирования ввода данных в момент t₉ прерывает прием записываемых данных в момент t₁₀. Аналогично в моменты t₁₁ и t₁₂ соответственно вводятся данные DD0 и DD1 благодаря команде записи в момент t₁₀. Команда маскирования ввода данных выдается в моменты t₁₂ и t₁₄ после команды регенерации в момент t₁₂.

На фиг.55 представлена временная диаграмма, иллюстрирующая различные операции при задержке, равной 2, и длине пакета, равной 4, и при одном выбранном банке. Операции считывания, записи и маскирования ввода/вывода данных здесь такие же, как и на фиг.54. После выдачи замороженной команды в момент t₁, запрещается генерирование внутреннего системного синхроимпульса ⊘_CLK, соответствующего импульсу 536 системных синхроимпульсов CLK. Таким образом вывод данных в момент t₃ замораживается для того, чтобы выводить те же данные, которые выводились в момент t₂. Аналогично внутренние системные синхроимпульсы, в которых устранено формирование соответствующего импульса, вызывает замораживание счетчика адреса столбцов, запрещая тем самым запись данных в момент t₅.

На фиг. 56 представлена временная диаграмма, иллюстрирующая операцию считывания при задержке, равной 2, длине пакета, равной 4, и двух банках. По команде активизации первого банка в момент t₁ и команде считывания в момент t₂, последовательные данные с QA0 по QA3 выводятся с момента t₃. По команде активации второго банка в момент t₃ и команде считывания в момент t₄, последовательные данные с QB0 по QB3 также выводятся с момента t₅. В момент t₆ одновременно выдается команда регенерации.

На фиг. 57 представлена временная диаграмма, иллюстрирующая операцию считывания с чередованием при задержке, равной 2, и длине пакета, равной 4. Команда активизации для первого банка выдается в момент t₁, а для активизации второго банка в момент t₂. Таким образом данные с QA0 по QA3 считываются из первого банка с момента t₃. В то же время команда активизации второго банка выдается в момент t₃. В момент t₄ выдается команда считывания для второго банка, выбранного при высоком уровне адреса столбца A9. Затем после вывода последовательных четырехбитных данных с QA0 по QA3, считанные данные QB0 и QB1 выводятся из второго банка без задержки. В момент t₅ выдается команда считывания для первого банка при низком уровне адреса столбца A9, вызывая тем самым последовательный вывод считываемых данных QC0 и QC1 из первого банка. Затем выдается команда считывания для второго банка в момент t₆, вызывая тем самым вывод считываемых данных QD0 и QD1. Затем в момент t₇ выдается команда регенерации для первого банка. Затем в момент t₈ выдается команда считывания для второго банка, посредством чего осуществляется вывод считываемых данных с QE0 по QE3. В момент t₉ выдается команда регенерации для второго банка при внешних адресах A10 и A11.

Все объяснения в связи с фиг. с 54 по 57 по поводу различных рабочих режимов сделаны при наличии одной группы контактов ввода/вывода данных. Однако следует заметить, что в данном варианте реализации имеется восемь контактных групп ввода/вывода данных, и возможно их различное применение
Другие варианты реализации
Как обсуждалось выше, данная синхронная DRAM была реализована с импульсным сигналом. Однако синхронная DRAM в настоящем изобретении может быть реализована с уровневым сигналом. Различные команды функционирования для уровневого уже были рассмотрены. Для того, чтобы настоящая синхронная DRAM работала с уровневым сигналом, некоторые устройства нуждаются в модификации, а другие могут быть использованы без изменений.

На фиг. 58 представлена схема буфера, использующего уровневый Обратимся к чертежу. Входной буфер 70 и схема синхронизации 108, образующие уровневый буфер 538, имеют такую же структуру и операции, что и буфер 56 для импульсного показанный на фиг.9. Выход схемы синхронизации 108 соединен с первым генератором сигнала 540 для первого банка и вторым генератором сигнала 542 для второго банка через защелку 550. Первый генератор сигнала 540 состоит из триггера 545 для хранения сигнала первого банка в ответ на сигнал выбора банка формируемого адресом A11. Триггер 545 типа И-НЕ состоит из логических элементов И-НЕ 544 и 546. Один вход триггера 545 подсоединен к выходу элемента ИЛИ-НЕ 548, в другой вход триггера 545 получает сигнал синхронизации 108. Логический элемент ИЛИ-НЕ 548 получает сигнал выбора банка на свой первый вход, а на второй вход сигнал, который остается на высоком уровне во время восстановления, установки режима или тестирования. Устройство второго генератора сигнала совпадает с устройством первого генератора сигнала. Таким образом по активизации если внешний сигнал адреса A11 находится на низком уровне, то есть на высоком, триггер 545 фиксирует низкий уровень, и первый RA сигнал выбора банка ⊘_RCI фиксируется тогда на высоком уровне. В это время, поскольку ключ ИЛИ 548' второго генератора сигнала 542 выдает высокий уровень, триггер 545' сохраняет предыдущее состояние. То есть, если по активизации в предыдущей операции, A11 был на высоком уровне, то есть и на высоком уровне, сигнал второго банка ⊘_RC2 удерживается на высоком уровне. С другой стороны, если переходит с низкого уровня на высокий, защелка 550 зафиксирует высокий уровень при переднем фронте следующего системного синхроимпульса ⊘_CLK. Таким образом логические элементы И-НЕ 546 и 546' получают сигналы низкого уровня, и тем самым сигнал ⊘_RC1 и ⊘_RC2 переходят на низкий уровень. То есть оба банка переходят в состояние регенерации. Кроме того, поскольку находится на низком уровне во время восстановления, а находится на низком уровне во время операции установки режима, сигналы ⊘_RC1 и ⊘_RC2 при таких операциях находятся на высоком уровне. Сигналы ⊘_RL1 и ⊘_RL2 являются более быстрыми, чем ⊘_RC1 и ⊘_RC2.
На фиг. 59, a, b показана схема адресных буферов для генерирования специальных адресов SRA10 и SRA11. Эти адресные буферы работают независимо от буферов адресов строк и столбцов. Буфер адреса 552, предназначенный дня выдачи сигнала SRA10 в ответ на адрес A10, используется при импульсном сигнале, но не при уровневом сигнале. Адресный буфер 552 имеет такое же устройство, как ранее упомянутые буферы, включающие входной буфер 70 и схему синхронизации 108. Адресный буфер 554 для формирования SRA11 в ответ на адрес A11 содержит ключ передачи 556, который открывается в ответ на сигналы ⊘_RC1 и ⊘_RC2, формируемые в случае уровнего Ключ передачи 556 выключается путем активизации либо первого, либо второго банка и служит также для предотвращения изменения логического уровня сигнала SRA11 при системном синхроимпульсе ⊘_CLK после активизации одного из двух банков. В случае, когда адресный буфер 554 используется для импульсного
можно внести такие изменения, чтобы выход защелки 558 стал бы сигналом SRA11.

На фиг. 60 представлена схема устройства управления уровневого для генерирования управляющего сигнала установки режим и синхроимпульса восстановления в случае уровневого В генераторе управляющего сигнала установки режима 200 на фиг.14, используемом в импульсном ключи передачи закрываются по сигналу ⊘_RP. Однако, в случае уровневого ключи передачи закрываются сигналом, формируемым сигналами ⊘_RL1 и ⊘_RL2, вместо сигнала ⊘_RP. Это сделано для того, чтобы генерировать сигналы при более быстрых сигналах ⊘_RL1 и ⊘_RL2, чем ⊘_RC1 и ⊘_RC2. Эти операции совпадают с операциями, рассмотренными в связи с фиг.14.

На фиг.61 представлена временная диаграмма для синхронной DRAM, использующей уровневый Как показано на этом чертеже, временная диаграмма связана с диаграммой на фиг.54, на которой показано использование импульсного На фиг.61 команда регенерации выдается в момент t₁. Остальные операции такие же, как и при импульсном
Как объяснялось выше, построение системы и пути использования данной синхронной DRAM были детально рассмотрены. Хотя варианты реализации настоящего изобретения рассматривались в связи с синхронной DRAM, специалистам в данной области должно быть ясно, что настоящее изобретение можно также применить и в других типах полупроводниковой памяти.

Изобретение относится к синхронной динамической памяти с произвольным доступом. Память позволяет обращаться к данным в матрице ячеек памяти синхронно с системным синхроимпульсом от внешней системы, например, такой как центральный процессор. Синхронная память содержит матрицу памяти, разделенную на два банка памяти. Каждый из банков может находиться либо в активном цикле, либо в цикле регенерации. В каждом из банков содержится строчный дешифратор, буферы ввода - вывода. Выбранный банк памяти, откликнувшийся на сигнал активизации, работает в активном цикле, в то время как невыбранный банк памяти, откликнувшийся на сигналы отсутствия активизации, будет работать в режиме регенерации. Технический результат изобретения заключается в создании синхронной динамической памяти с произвольным доступом, в которой входные и выходные данные свободны синхронизироваться по внешнему системному синхроимпульсу с высокой скоростью передачи данных. 3 з.п.ф-лы, 62 ил, 3 табл.

1. Полупроводниковая память, сформированная на полупроводниковом кристалле, включающая дешифратор столбцов и строчный дешифратор, а также матрицу памяти, отличающаяся тем, что матрица памяти разделена на два банка памяти каждый банк памяти состоит из верхней и нижней матрицы ячеек памяти, причем, последние разделены на левые и правые матрицы ячеек памяти, каждая из последних матриц ячеек памяти разделена на восемь субматриц ячеек памяти, расположенных в матричном виде строк и столбцов, причем в каждом банке памяти строчный дешифратор соединен словарными шинами с каждой субматрицей ячеек памяти и выполнен с возможностью одновременного выбора четырех словарных шин, каждой из левых и правых матриц ячеек памяти и реагирования на строчные адреса буфера строчного адреса, кроме того, в каждом банке памяти дешифратор столбцов подсоединен к шинам выборки столбцов, направленных перпендикулярно словарным шинам, и предназначен для выборки одной из шин столбцов в соответствии с адресом столбца, каждый банк памяти содержит устройства выбора шин ввода-вывода и регенерации, соединенные с шинными драйверами посредством магистралей, причем устройства выбора шин ввода-вывода и регенерации подсоединены к чередующимся магистралям, состоящим из четырех пар шин ввода-вывода и предназначенным для передачи данных к соответствующей ячейке памяти соответствующей субматрицы, причем каждая пара шин ввода-вывода подключена к соответствующим ключам выбора столбца и соответствующим усилителям считывания, состоящим из Р-канального усилителя считывания, разделяющего транзисторы передачи и схемы выравнивания и регенерации, кроме того, полупроводниковая память содержит верхний и нижний буферы ввода-вывода, каждый из которых соответствующими шинами ввода-вывода соединен с соответствующим мультиплексором ввода-вывода данных, который соединен четырьмя магистралями данных с усилителями считывания шин ввода-вывода и шинными драйверами, каждый банк памяти содержит центральный усилитель считывания шин ввода-вывода и шинный драйвер, подсоединенные к магистралям ввода-вывода и расположенные между левой и правой нижними, а также левой и правой верхними соответственно матрицами ячеек памяти, при этом центральный усилитель считывания шин ввода-вывода предназначен для усиления данных на соответствующей магистрали ввода-вывода и связи данных с магистралью данных в ответ на управляющий сигнал при выполнении операции считывания, центральный шинный драйвер предназначен для направления данных с магистрали данных на магистраль ввода- вывода в ответ на управляющий сигнал при выполнении операции записи, между первым и вторым банками памяти установлено устройство управления, предназначенное для генерирования управляющих сигналов и управления дешифраторами столбцов и строчным дешифратором, а также устройствами выбора шин и регенерации, усилителями считывания и шинными драйверами, мультиплексорами ввода-вывода данных и буферами ввода-вывода данных. 2. Память по п.1, отличающаяся тем, что устройство управления предназначено для управления строками ячеек памяти матриц и содержит буфер синхроимпульса, предназначенный для преобразования внешнего синхроимпульса CLК во внутренний системный синхроимпульс ⊘CLK, буфер разрешения синхроимпульса, предназначенный для генерирования сигнала маскирования синхроимпульса ⊘CKE в ответ на внешний сигнал разрешения синхроимпульса СКЕ и синхроимпульса СКА, генерируемого от буфера синхроимпульса, RАS-буфер, принимающий внешний сигнал RАS, сигналы адресов SRА10 и SRА11 и генерирующий сигнал ⊘RP к устройству установки рабочего режима, реагирующему также на внешние сигналы ⊘C, ⊘WRC и сигналы адреса RАО-RА6 и предназначенному для различных рабочих режимов, таких, как адресный режим ⊘INTEL, режим длины пакета SZn и задержки Sli, передаваемый генератору главного синхроимпульса, который также выполнен с возможностью реагирования на сигнал управления ⊘RCi, генерируемый RАS-буфером, и генерирования главного синхроимпульса строки ⊘Ri буферу строчного адреса и генератору управляющего сигнала, буфер строчного адреса предназначен для приема сигналов внешних адресов АО-AII и генерирования сигналов строчных адресов RАО-RА11 синхронно с синхроимпульсом ⊘CLK, генератор управляющего сигнала предназначен для приема сигнала блочной информации BLS от строчного дешифратора для генерирования дополнительного управляющего сигнала словарной шины ⊘X, стартового сигнала считывания ⊘S, сигнала сброса строчного адреса ⊘RARi, предназначенного для сброса буфера строчного адреса, сигнала ⊘RAL, предназначенного для задействования буфера адреса столбцов, а также сигнала ⊘RCDi, предназначенного для информирования о завершении сигналов, относящихся к строкам передаваемых генератору разрешения синхроимпульсов столбцов, который выполнен с возможностью приема сигнала главного синхроимпульса строки ⊘Ri и генерирования сигналов для разрешения работы устройств, связанных со столбцами, устройство управления содержит также высокочастотный генератор синхроимпульсов, предназначенный для генерирования синхроимпульсов СNТCLК9 для предотвращения уменьшения периода регенерации. 3. Память по п.2, отличающаяся тем, что устройство установки рабочего режима содержит генератор управляющих сигналов установки режима, генерирующий сигнал установки режима ⊘MRS в ответ на сигналы ⊘C, ⊘RP и ⊘WRC, сформированные в результате выдачи команды установки рабочего режима, регистр адресного кода, принимающий сигнал включения питания от устройства включения питания и сигнал установки режима ⊘MRS и выполненный с возможностью запоминания кодов адресов, передаваемых логическому устройству длины пакета, выдающему сигнал длины пакета CZn, и логическому устройству задержки, выдающему сигнал задержки СLj, а также запоминания сигнала режима адресации столбцов ⊘INTEL.
4. Память по п.2, отличающаяся тем, что RAS-буфер, принимающий внешний сигнал RAS, содержит входной буфер и схему синхронизации, выход которой соединен с первым генератором сигнала, предназначенным для первого банка памяти, и вторым генератором RAS-сигнала для второго банка памяти, соединенным с ним через защелку, причем первый генератор RAS-сигнала состоит из триггера для хранения сигнала первого банка памяти в ответ на сигнал выбора банка памяти SRA11, один вход триггера подсоединен к выходу элемента ИЛИ-НЕ, а на другой вход триггера поступает сигнал со схемы синхронизации, на входы элемента ИЛИ-НЕ подают сигнал выбора банка памяти и сигнал установки режима, второй генератор сигнала содержит другой триггер для хранения сигнала второго банка памяти, один из входов которого соединен с выходом другого элемента ИЛИ-НЕ, а другой вход - к схеме синхронизации.