Устройство для синхронизации по циклам Советский патент 1985 года по МПК H04L7/08 

11 Изобретение относится к электросвязи и может испольэ.оваться в прием Н1з1х устр ойствах синхронизации по циклам систем передачи дискретных сообщений, Целью изобретения является повьше ние помехоустойчивости и сокращение времени вхождения в синхронизм. На фиг. 1 представлена структурна электрическая схема устройства для синхрониза.ции; на фиг, 2 - временные диаграммы, поясняющие работу устрой. ства, когда длительность цикла прини маемого сигнала N 5, а пороговое число блока выбора порога М 2, Устройство для синхронизации по циклаы содержит опознаватель 1 синхр сигнала, сумматор 2, блок 3 регистро сдвига, формирователь 4 цикловых импульсов, элемент 5 запрета, счет- чик 6 искаженных синхросигналов, блок 7.выбора порога, счетчик 8 циклов, решающ -1й узел 9, содержащий первьм блок 10 сравнения, блок 11 па мяти, блок 12 вычитания, второй блок 13 сравнения и счетчик 14 сравнения. Устройство для синхронизации по циклам работает следующим образом, Сигнал данных поступает на вход . опозиавателя i синхросигнала,который при поступлении комбинации типа синхро группы формирует на выходе (фиг, 26) отклик в виде единичного импульса, поступающего далее на первый вход су матора 2. На второй вход сумматора 2 с выхода блока 3 регистров сдвига по дается двоичное п-разрядное число в параллельном коде. Сумматор 2 представляет собой параллельньп комбинационный сумматор, у которого младший разрядный вход первого слагаемого и п разрядных вхо дов второго слагаемого являются соответственно первым, и вторьм входо сумматора 2, при этом другие (п-1) разрядные входы первого слагаемого подключены к источнику нулевого уровня. Блок 3 регистров сдвига включает в себя п N-разряДных (N - -число позиций в одном цикле) регистров .сдвига, у котюрых раздельно объединены тактовые входы и входы сброса. При этом объединены тактовые входы и объединенные входы сброса регистров сдвига являются соответственно тактовым входом (фиг, 2а) и входом сброса блока регистров сдвига, а сиг 52 нальные входы, выходы последних разрядов и выходы первых разрядов всех регистров сдвига являются соответственно сигнальным входом, выходом и дополнительным выходом блока 3 регистров сдвига. Таким образом, отклик опознавателя 1 синхросигнала, имеющий .место в i-M тактовом интервале, складывается в сумматоре 2 с результатом предыдущего счета откликов на i-й позиции цикла, поступающим с выхода блока 3 регистров сдвига, и новьй результат счетй. откликов, больший на единицу прежнего, записывается в виде п-разрядного двоичного числа в соответствующие первые ячейки (разряды) регистров сдвига блока 3 регистров сдвига, При этом двоичное число, записанное до этого в первые ячейки блока 3 регистров сдвига, а также все остальные числа, хранящиеся в последующих однотипных ячейках, цараллельно сдвигаются на один разряд, и с выхода блока 3 регистров сдвига на второй вход сумматора 2 поступает уже следующий результат счета откликов на (i+1)-M тактовом интервале отсутствует, прежний результат счета откликов на (1+1)-й позиции цикла переписьшается в первые ячейки блока регистров сдвига 3, а остальные числа, хранящиеся в однотипных ячейках блока 3 регистров сдвига, сдвигаются на один разряд и т,д., т,е, блок 3 регистров сдвига обеспечивает запоминание результатов счета откликов на каждой позиции цикла в течение длительности цикла. При этом величина п определяет емкость памяти результатов счета. Одновременно результаты счета откликов на каждой из позиции цикла с дополнительного выхода блока. 3 регистров сдвига последова тельно поступают на сигнальньй вход решающего узла 9, В решающем узле 9, например в i-м тактовом интервале, входное двоичное число в параллельном коде, представляющее текущий результат счета откликов на i-й позиции цикла, одновременноподается на соответствующие входы первого блока 10 сравнения, блока 11 памяти и блока 12 вычитания, В первом блоке 10 сравнениявходное число сравнивается с двоичным числом, хранящимся в блоке 11 памяти и, если dHo превышает число блока 11 памяти, то на выходе первого, блока 10 сравнения формируется импульс (фиг. 2в), который, поступая на тактовый вход блока 11 памяти, обеспечивает стирание прежнего и запись нового (входного) числа. После этого на входах первого блока 10 сравнения оказываются равные двоичные числа. Если же входное число равно или меньше числа, хранящегося в блоке 11 памяти, то содержимое последнего не изменяется.

Таким образом, в блок 11 памяти переписывается наибольший текущий результат счета откликов на какойлибо позиции цикла, который далее сравнивается с результатами счета на последующих позициях цикла.

Получающаяся разность (между числом блока 11 памяти и входным числом) на выходе блока 12 вычитания в виде двоичного числа в параллельно коде сравнивается во втором блоке 13 сравнения с пороговым числом М, поСтупающим на второй его вход (являющийся управляющим входом решающего узла 9). с выхода блока 7 выбора nopqra. При этом, если число с выход блока 12 вычитания меньше порогового числа М, то с выхода второго блока 13 сравнения (фиг. 2г) на вход сброс счетчика 14 сравнения подается единичный (запрещающий). потенциал, который устанавливает и удерживает его в нулевом состоянии. Б противоположном случае, т.е. когда в i-м тактвом интервале число с выхода блока 12 вычитания равно или больше числа М, то с выхода второго блока 13 сравне- ния поступает нулевой (разрешающий потенциал, и счетчик 14 сравнения производит счет одного тактового импульса (фиг. 2д), поступающего на его тактовый вход,, являющийся такто- вым входом решающего узла 9. При этом, если наибольшее двоичное число записанное в блок 11 памяти в какомлибо J-M тактовом интервале и соответствующее результату накопления на j-й позиции цикла, будет превышать на величину равную или большую порогового числа М каждое из N-1 последующих чисел, поступающих друг за . другом с дополнительного выхода блок 3 регистров сдвига, то счетчик 14 сравнения произведет счет следующих подряд N 1 тактовых импульсов, после чего на его выходе формируется импульсный сигнал, который является выходным сигналом синхронизации решающего узла 9.

Сигнал синхронизации поступает на входы сброса блока 11 памяти, блока 3 регистров сдвига и формирователя 4 цикловых импульсов (фиг.2е), В результате действия этого сигнала блок 11 памяти и блок 3 регистров сдвига сбрасываются в нуль. При этом, как только блок 3 регистров сдвига и блок 11 памяти устанавливаются в нулевое состояние, с выхода второго блока 13 сравнения начинает поступать запрещающий единичный потенциал, и счетчик сравнения 14 также сбрасывается в нуль. Кроме того, выходным сигналом синхро- . низации производится фазирование формирователя 4 цикловых импульсов таки образом, что на выход устройства начинают поступать регулярно следующие цикловые импульсы, во времени совпадающие с откликами опознавателя 1 синхросигнала на истинные синхрогруппы.

Далее процесс поиска временного положения циклового синхросигнала в двоичном потоке начинается заново, при этом последующие сигналы синхронизации решающего узла 9 будут подтверждать фазу начальной установки формирователя 4 цикловых импульсов, если временное положение циклового . синхросигнала не меняется.

Формирователь 4 цикловых импульсов может быть вьтолнен, например, в виде последовательно соединенных счетчика и дешифратора. Соответственно фазирование такого формирователя может осуществляться путем установки в нуль счетчика.

На фиг. 2в и г изображены соответственно импульсы первого блока 10 сравнения и выходной сигнал второго блока 13 сравнения. За время действия отрицательного импульса (нулевого разрешающего потенциала выходного сигнала второго блока 13 сравнения) сч.етчик 14 сравнения производит счет N - 1 4 тактовых импульсов и выдает сигнал синхронизации (фиг,2д) в момент времени t, который подтверждает начальную фазу выходного сигнала формирователя 4 цикловых импульсов (фиг. 2е), В момент времени tj Iимеет место временной сдвиг (смещение фазы) принимаемого сигнала на два тактовых интервала, в момент Bpe мени t - восстановление синхронизма (обнаружение нового временного по,ложения синхросигнала - фиг. 2д и е Процесс формирования пороговых чисел для решающего узла 9 производится следующим образом. На первый вход элемента 5 запрета поступают импульсы формирователя 4 цикловых импульсов (фиг. 2е), а на второй его вход (запрещающий) - импульсы (отклики) опознавателя 1 синхросигнала. В результате на выход элемента 5 запрета (фиг . 2ж) пройдут только те импульсы формирователя 4 цикловых импульсов, которые во вреMein-i не совпадают с импульсами опознавателя 1 синхросигнала. А поскольку цикловые импульсы (фиг. 2е) во времени совпадают с истинными откликами опознавателя 1 синхросигнала (фиг. 26), причем фаза этих импульсов корректируется сигналом синхрони зац1ш решающего узла 9 (фиг.2д) при сбоях синхронизма, то выходные импульсы элемента 5 запрета (фиг.2ж) в основном соответствуют искаженным синхросигналам принимаемой двоич ной последовательности. Подсчитывая число R искаженных синхросигналов в течение времени счета довольно большого числа цикловЬк импульсов, можно с определенной степенью точное ти периодически определять вероятность (частость) ошибочного приема синхросигнала по формуле P/Q, т.е. производить текущую оценку степени искажений принимаемого сигнала При этом счетчик 6 искаженных синхро сигналов производит подсчет искаженных синхросигналов, а счетчик 8 циклов - общее число Q синхросигналов (переданных .за определенный про межуток времени). Коэффициент счета (емкость) счетчика 8 циклов выбирается равной вели чине Q,, поэтому после счета каждьпс Q цикловых импульсов на его вькоде формируется одиночный импульс, с помощью которого в блок 7 выбора порога, вместо хранившегося в нем двоичного числа, переписывается содержимое (новое двоичное число R) счетчик 6 искаженных синхросигналов, после чего счетчик 6 сбрасывается в нуль и процесс анализа качества принимаемого сигнала в течение следования последующих Q цикловых импульсов повторяется. Блок 7 выбора порога в зависимости от значения записанного в него двоичного числа Р производит выбор определенного двоичного порогового числа М, которое с его выхода в параллельном коде подается на управляющий вход решающего узла 9. Таким образом, в течение времени счета каждый Q циклов в решающий узел 9 подается опеределенное пороговое число М, которое может принимать в каждом конкретном случае одно из i дискретных значений (градаций) в зависимости от качества принимаемого сигнала. Необходимое число градаций 2 порогового числа М выбирается из расчета поддержания вероятности ложного срабатывания устройства (ложного обнаружения синхросигнала) в требуемых пределах при различных изменениях величины РОС При этом закон формирования конкретных значений пороговых чисел Ы блоком 7 выбора порога символически можно записать в виде М, F(A ), г 1,2,...,Е Где F .- заранее выбранное правило для блока 7 выбора порога, по которому величина Р яР/Q, принимающей значение в пределах г-го интервала измерений, приводится в соответствие вполне определенное значение порогового числа М,,; А(,и В - соответственно нижняя и верхняя границы величины гто интервала. Соответственно требуемая помехоустойчивость устройства, которая определяется вероятностью ложного срабатьшания, обеспечивается выбором закона формированияпороговых чисел Мр для блока 7 выбора порога по соответствующим измеренным значениям величины PQJ, попадающим в пределы какого-либо г-го интервала с границами А и Вр, по принципу: чем больге величина Pjj,,TeM большим должно быть пороговое число М. Одновременно достигается сокращение времени вхождения в синхронизм, поскольку временной интервал наблюдения откликов опознавателя 1 синхросигнала в конце которого принимается решение о фазе циклового синхросигнала, адаптивно изменяется в зависимости от величины Р. и в каждом .конкретном случае (при определенном значении Ppj.) приближается к минимально необходимому, при котором еще обеспечивается требуемая помехоустойчивость.

Величина Q, определяющая коэффициент счета счетчика 8 циклов, должна выбираться, с одной стороны, достаточно большой для того, чтобы обеспечить требуемую точность оценки вероятности ошибки РОС синхросигнала, с другой стороны - достаточно малой, чтобы обеспечить измерение величины РОС в пределах между

двумя сбоями синхронизма по циклам и слежение за изменениями условий связи. Если считать, что сбои синJ хронизма по циклам происходят относительно редко, т.е. через интервалы времени, намного превышающие время счета Q цикловых импульсов (что имеет место на практике), то 10 величина Q может быть выбрана в следующем виде

Q )|,

J5 где В. - верхняя граница величины Р в пределах первого интервала измерений, который соответствует наименьшему пороговому числу - t означает округление до целого числа.

1. УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ПО ЦИКЛАМ, содержащее последовательно соединенные опознаватель синхросигнала, сумма.тор и блок регистров сдвига, основной выход которого подключен к одному входу сумматора, а тактовый вход блока регистров .сдвига объединен с соответствующими входами oпoзнaвJaтeля синхросигнала и решающего узла, а также счетчик циклов, отлИ чающееся тем, что, с целью повьппения помехоустойчивости и сокращения времени вхождения в синхронизм, в него введены формирователь цикловых импульсов и последовательно соединенные ;. элемент запрета, счетчик искаженных . синхросигналов и блок выбора порога, i при этом вьпсод блока выбора порога подключен к управляющему входу решающего узла, выход которого подключен к входам сброса блока регистров сдвига и формирователя цикловых импульсов, выход которого подключен к первому входу элемента запрета и к входу счетчика циклов, выход которого подключен к соответствующим входам счетчика искаженных синхросигналов и блока выбора порога, причем -дополнительньй выход блока регистров сдвига подключен к сигнальному входу решающего узла, а тактовый вход формирователя цикловых импульсов объединен с соответствую; щим ВХОДОМ опознаввтеля синхросигнала, выход которого подключен к второму входу элемента запрета. 2. Устройство по п. 1, о т л и (Л чаю. щееся .тем, что решающий с узел выполнен в виде последовательно соединенных, первого блока сравнения, блока вычитания, второго блока сравнения, счетчика сравнения и блока памяти, выход которого подключен к соответствукнцим входам первого блока сравнения и блока выN9 О СЛ ГО читания , другой вход которого объединен с соответствукнцими входами первого блока сравнения и блока памяти и является сигнальным входом решающего узла, управлякнцим и тактовым входами которого являются соответственно второй вход второго блока сравнения и второй вход счетчика сравнения, выход которого является выходом решающего узла.

UZ.f

s

АО

Q

j «

«N c:

esi ro 5S

.

ffe

l