ЦИФРОВОЙ СИНТЕЗАТОР СИГНАЛОВ Российский патент 2005 года по МПК H03L7/18 

Изобретение относится к электронно-вычислительной технике, предназначено для синтеза сигналов с частотной модуляцией, по квадратичному закону и может быть использовано в радиолокации, системах навигации и системах зондирования различных сред.

Известны цифровые синтезаторы частот, содержащие генератор тактовых импульсов и блок задержки, два блока постоянного запоминания, счетчик с предварительной установкой, два регистра памяти, два цифровых накопителя, преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот, выход которого является выходом цифрового синтезатора частот, а входами являются адресные входы первого и второго блоков постоянного запоминания [1].

Наиболее близким техническим решением (прототипом) к предлагаемому является цифровой синтезатор частотно-модулированных сигналов, содержащий последовательно соединенные эталонный генератор и блок задержки, последовательно соединенные блок постоянного запоминания, реверсивный счетчик с предварительной установкой (счетчик частоты), цифровой накопитель (вычислитель фазы), преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот, выход которого является аналоговым выходом синтезатора, ждущий мультивибратор, выход которого подключен к входам установки реверсивного счетчика, цифрового накопителя, делителя с переменным коэффициентом деления; регистра памяти, выход которого подсоединен к информационным входам делителя с переменным коэффициентом деления, выход последнего подключен к тактовому входу реверсивного счетчика, схему сравнения, первые входы которой подключены к выходам блока постоянного запоминания, вторые входы - к выходам реверсивного счетчика, а выход подключен к входу управления направления счета реверсивного счетчика, выходы блока задержки подключены к тактовым входам регистра памяти, делителя с переменным коэффициентом деления, цифрового накопителя, цифроаналогового преобразователя, при этом цифровыми входами синтезатора являются адресные входы блока постоянного запоминания, вход регистра памяти и вход запуска ждущего мультивибратора [2].

Однако в известных синтезаторах частот нет возможности формирования сигнала с квадратичным законом изменения частоты.

Изобретение позволяет расширить функциональные возможности цифрового синтезатора и обеспечивает требуемый закон частотной модуляции синтезируемого сигнала.

Положительный эффект - обеспечение возможности синтеза сигнала с квадратичной частотной модуляцией - достигается за счет того, что в цифровом синтезаторе сигналов в качестве счетчика частоты вместо реверсивного счетчика с предварительной установкой использованы два последовательно соединенных цифровых накопителя.

При этом в цифровой синтезатор сигналов с квадратичным законом изменения частоты, содержащий последовательно соединенные генератор тактовых импульсов и блок задержки, последовательно соединенные третий цифровой накопитель, преобразователь кодов, цифроаналоговый преобразователь и фильтр нижних частот, последовательно соединенные первый регистр памяти и делитель с переменным коэффициентом деления; ждущий мультивибратор, выход которого подключен к входу установки делителя с переменным коэффициентом деления, выходы блока задержки подключены к тактовым входам второго регистра памяти, делителя с переменным коэффициентом деления, цифроаналогового преобразователя, третьего цифрового накопителя, старший выходной разряд суммы которого подключен к входу управления инверсией преобразователя кодов; вход второго регистра памяти и вход запуска ждущего мультивибратора являются цифровыми входами, а выход фильтра нижних частот - аналоговым выходом цифрового синтезатора сигналов, причем новым является то, что дополнительно введены последовательно соединенные первый регистр памяти, первый и второй цифровые накопители; выход второго цифрового накопителя подключен к входу третьего цифрового накопителя, выход ждущего мультивибратора одновременно подключен к входу установки первого цифрового накопителя, к тактовому входу последнего подключен выход делителя с переменным коэффициентом деления; выходы блока задержки подсоединены к тактовым входам первого регистра памяти и второго цифрового накопителя, а вход первого регистра памяти является цифровым входом синтезатора сигналов.

На фиг.1 приведена структурная схема цифрового синтезатора сигналов с квадратичным законом изменения частоты, на фиг.2 - диаграммы работы устройства.

Цифровой синтезатор сигналов (фиг.1) содержит эталонный (опорный) генератор 1, блок задержки 2, первый регистр памяти 3, первый цифровой накопитель 4, второй цифровой накопитель 5, третий цифровой накопитель 6, преобразователь кодов 7, цифроаналоговый преобразователь 8, фильтр нижних частот 9, второй регистр памяти 10, делитель с переменным коэффициентом деления 11, ждущий мультивибратор 12.

Цифровой синтезатор (фиг.1) содержит последовательно соединенные эталонный генератор 1 и блок задержки 2; последовательно соединенные первый регистр памяти 3, первый и второй цифровые накопители 4 и 5 (счетчик частоты), третий цифровой накопитель 6 (вычислитель фазы), преобразователь кодов 7, цифроаналоговый преобразователь 8, фильтр нижних частот 9, выход которого является аналоговым выходом синтезатора; последовательно соединенные второй регистр памяти 10 и делитель с переменным коэффициентом деления 11; ждущий мультивибратор 12, выход которого подключен одновременно к входам установки первого цифрового накопителя 4 и делителя с переменным коэффициентом деления 11; выходы блока задержки 2 подсоединены к тактовым входам первого и второго регистров памяти 3 и 10, делителя с переменным коэффициентом деления 11, второго и третьего цифровых накопителей 5 и 6, а также к тактовому входу цифроаналогового преобразователя 8; выход старшего разряда суммы третьего цифрового накопителя 6 подключен к входу управления инверсией преобразователя кодов 7, а выход делителя с переменным коэффициентом деления 11 соединен с тактовым входом первого цифрового накопителя 4, при этом входы первого и второго регистров памяти 3 и 10 и вход установки ждущего мультивибратора 12 являются цифровыми входами всего устройства.

Цифровой синтезатор сигналов работает следующим образом.

Эталонный генератор 1 выдает сигнал опорной частоты синусоидальной формы, который поступает на вход блока задержки 2, формирующий разнесенные во времени последовательности прямоугольных импульсов формы "меандр" (фиг.2а), поступающие на тактовые входы первого и второго регистров памяти 3 и 10, делителя с переменным коэффициентом деления 11, второго и третьего цифровых накопителей 5 и 6, цифроаналогового преобразователя 8 и служащие для синхронизации работы синтезатора.

Пусть в момент t₀ (фиг.2б) на вход ждущего мультивибратора 12 приходит импульс запуска u_з(t), на выходе которого формируется импульс установки u_ycт(t) отрицательной полярности (фиг.2в). Тогда в момент прихода положительного фронта импульса тактовой частоты t₁ (фиг.2 г) в первый регистр памяти 3 происходит запись кода начальной частоты С_i, а код коэффициента деления D_k записывается во второй регистр памяти 10. В момент времени t₂ код начальной частоты C_i записывается в первый цифровой накопитель 4, а код D_k из регистра памяти 10 - в делитель 11.

В момент t₃ по окончании импульса установки (фиг.2 в) происходит запись кода С_i из первого цифрового накопителя 4 во второй цифровой накопитель 5.

Далее с каждым последующим тактовым импульсом t_n код суммы в первом цифровом накопителе 4 будет изменяться по формуле:

где Т=1, 2, 3, 4,... - номер тактового импульса.

Во втором цифровом накопителе 5 код суммы будет изменяться следующим образом:

Тогда на выходе третьего цифрового накопителя 6 код суммы будет изменяться по следующей формуле:

Если принять, что f₀=С_i/2π - начальная частота, f'=1/D_k - скорость изменения частоты, a Δt=Т, то фаза синтезируемого сигнала будет изменяться по формуле:

Старший разряд SGN кода суммы S поступает на вход управления инверсией преобразователя кодов 7, а остальные N старших разрядов кода суммы через преобразователь кодов 7 поступают на информационные входы цифроаналогового преобразователя 8 (где N - число разрядов ЦАП). Если SGN=0, то на цифроаналоговый преобразователь 8 поступает прямой двоичный код суммы, а если SGN=1, то - обратный код суммы S.

На выходе цифроаналогового преобразователя формируется аналоговый сигнал "треугольной" формы, который поступает на фильтр нижних частот 9, пропускающий на выход синтезатора только первую гармонику синтезированного сигнала, амплитуда которого будет изменяться по формуле:

где U_m - амплитуда сигнала.

Таким образом в синтезаторе формируется ЧМ сигнал с квадратичным законом изменения частоты.

Литература

1. Патент №2058659 Российской Федерации МКИ Н 03 В 19/00, Цифровой синтезатор частот / Рябов И.В., Фищенко П.А. - Заявл. 23.09.1993. Опубл. 20.04.1996. Бюл.№11.

2. Патент №2204197 Российской Федерации МПК H 03 L 7/18, Цифровой синтезатор частот / Рябов И.В., Рябов В.И. - Заявл. 06.04.2001. Опубл. 10.05.2003. Бюл. №13 (прототип).

Изобретение относится к электронно-вычислительной технике. Технический результат заключается в расширении функциональных возможностей цифрового синтезатора и получении квадратичного закона частотной модуляции синтезируемого сигнала. Цифровой синтезатор сигналов содержит эталонный (опорный) генератор, блок задержки, первый регистр памяти, первый цифровой накопитель, второй цифровой накопитель, третий цифровой накопитель, преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот, второй регистр памяти, делитель с переменным коэффициентом деления, ждущий мультивибратор. 2 ил.

Цифровой синтезатор сигналов, содержащий последовательно соединенные генератор тактовых импульсов и блок задержки, последовательно соединенные третий цифровой накопитель, преобразователь кодов, цифроаналоговый преобразователь и фильтр нижних частот, последовательно соединенные первый регистр памяти и делитель с переменным коэффициентом деления; ждущий мультивибратор, выход которого подключен к входу установки делителя с переменным коэффициентом деления, выходы блока задержки подключены к тактовым входам второго регистра памяти, делителя с переменным коэффициентом деления, цифроаналогового преобразователя, третьего цифрового накопителя, старший выходной разряд суммы которого подключен к входу управления инверсией преобразователя кодов; вход второго регистра памяти и вход запуска ждущего мультивибратора являются цифровыми входами, а выход фильтра нижних частот - аналоговым выходом цифрового синтезатора сигналов, отличающийся тем, что дополнительно введены последовательно соединенные первый регистр памяти, первый и второй цифровые накопители, причем выход второго цифрового накопителя подключен к входу третьего цифрового накопителя, выход ждущего мультивибратора одновременно подключен к входу установки первого цифрового накопителя, к тактовому входу последнего подключен выход делителя с переменным коэффициентом деления, выходы блока задержки подсоединены к тактовым входам первого регистра памяти и второго цифрового накопителя, а вход первого регистра памяти является цифровым входом синтезатора сигналов.