ЦИФРОВОЙ СИНТЕЗАТОР ФАЗОМОДУЛИРОВАННЫХ СИГНАЛОВ Российский патент 2003 года по МПК H03L7/18 

Изобретение относится к электронно-вычислительной технике, предназначено для синтеза сигналов с фазовой и частотной модуляцией и может использоваться в адаптивных системах связи, в радиолокации и системах связи с программной перестройкой рабочей частоты.

Известны цифровые синтезаторы частот, содержащие генератор тактовых импульсов, блок задержки, блок постоянного запоминания, счетчик с предварительной установкой, умножитель кодов, цифровой накопитель, преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот, регистр памяти [1].

Наиболее близким техническим решением (прототипом) к предлагаемому является цифровой синтезатор частот, содержащий последовательно соединенные генератор тактовых импульсов и блок задержки, последовательно соединенные первый блок постоянного запоминания и счетчик с предварительной установкой, последовательно соединенные второй блок постоянного запоминания, второй регистр памяти, второй цифровой накопитель, первый регистр памяти, первый цифровой накопитель, преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот, выход которого является выходом цифрового синтезатора частот, а входами являются адресные входы первого и второго блоков постоянного запоминания [2].

Однако в известных синтезаторах частот нет возможности оперативно изменять фазу синтезированного сигнала.

Изобретение позволяет расширить функциональные возможности цифрового синтезатора, дает возможность оперативной установки необходимого закона фазовой модуляции синтезируемого сигнала.

Положительный эффект - возможность оперативной установки необходимого закона фазовой модуляции выходного сигнала по сравнению с существующими синтезаторами - достигается за счет того, что в цифровой синтезатор фазомодулированных сигналов, содержащий блок постоянного запоминания, адресные входы которого являются входами синтезатора, первый и второй цифровые накопители, первый и второй регистры памяти, делитель с переменным коэффициентом деления, последовательно соединенные эталонный генератор и блок задержки, выходы которого подключены к тактовым входам первого и второго регистров памяти, делителя с переменным коэффициентом деления, выход которого подключен к входу последовательного переноса первого цифрового накопителя, последовательно соединенные преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот, выход которого является аналоговым выходом цифрового синтезатора фазомодулированных сигналов, причем новым является то, что введены ждущий мультивибратор, первый и второй сумматоры, третий регистр памяти, при этом входами цифрового синтезатора фазомодулированных сигналов также являются информационные входы первого, второго и третьего регистров памяти и вход ждущего мультивибратора, выход которого подключен к входам установки первого и второго цифровых накопителей и делителя с переменным коэффициентом деления, последовательно соединены блок постоянного запоминания, первый цифровой накопитель, первый сумматор, второй цифровой накопитель, второй сумматор, преобразователь кодов; выход первого регистра памяти соединен с информационным входом делителя с переменным коэффициентом деления, выход второго регистра памяти соединен с вторым входом первого сумматора, выход третьего регистра памяти соединен с вторым входом второго сумматора, старший выходной разряд суммы последнего подключен к входу управления инверсией преобразователя кодов, а тактовые входы третьего регистра памяти, первого и второго цифровых накопителей и цифроаналогового преобразователя подключены к соответствующим выходам блока задержки.

Цифровой синтезатор фазомодулированных сигналов (фиг.1) содержит эталонный (опорный) генератор 1, блок задержки 2, ждущий мультивибратор 3, блок постоянного запоминания 4, первый цифровой накопитель 5, первый сумматор 6, второй цифровой накопитель 7, второй сумматор 8, преобразователь кодов 9, цифроаналоговый преобразователь 10, фильтр нижних частот 11, первый регистр памяти 12, делитель с переменным коэффициентом деления 13, второй регистр памяти 14, третий регистр памяти 15.

Цифровой синтезатор фазомодулированных сигналов состоит из последовательно соединенных блока постоянного запоминания 4, первого цифрового накопителя 5, первого сумматора 6, второго цифрового накопителя 7, второго сумматора 8, преобразователя кодов 9, цифроаналогового преобразователя 10, фильтра нижних частот 11, выход которого является аналоговым выходом синтезатора; последовательно соединенных опорного генератора 1 и блока задержки 2, выходы которого подключены соответственно к тактовым входам первого, второго и третьего регистров памяти 12, 14, 15, делителя с переменным коэффициентом деления 13, первого и второго цифровых накопителей 5 и 7, цифроаналогового преобразователь 10; входами синтезатора являются адресные входы блока постоянного запоминания 4, информационные входы первого, второго и третьего регистров памяти 12, 14 и 15, вход ждущего мультивибратора 3, при этом выход ждущего мультивибратора 3 подключен к входам установки первого и второго цифровых накопителей 5 и 7 и делителя с переменным коэффициентом деления 13, выход которого подключен к входу последовательного переноса первого цифрового накопителя 5, а информационные входы - к выходам первого регистра памяти 12, выходы второго регистра памяти 14 подключены к вторым входам первого сумматора 6, выходы третьего регистра памяти 15 подключены к вторым входам второго сумматора 8, старший выходной разряд суммы последнего подключен к входу управления инверсией преобразователя кодов 9.

Цифровой синтезатор фазомодулированных сигналов работает следующим образом.

Опорный генератор 1 выдает сигнал тактовой частоты синусоидальной формы, который поступает на вход блока задержки 2, формирующий разнесенные во времени последовательности прямоугольных импульсов формы "меандр" (фиг.2а), поступающие на тактовые входы первого, второго, третьего регистров памяти 12, 14, 15, делителя с переменным коэффициентом деления 13, первого и второго цифровых накопителей 5 и 7, цифроаналогового преобразователя 10 и служащие для синхронизации работы синтезатора и снижения шумов переключения на его выходе.

Пусть в момент t₁ (фиг.2б) приходит импульс запуска на вход ждущего мультивибратора 3, формирующий импульс установки отрицательной полярности (фиг. 2в), поступающий на входы установки первого и второго цифровых накопителей 5 и 7, делителя с переменным коэффициентом деления 13.

В момент t₂ (фиг.2а, в) происходит запись кодов: С_i - в первый цифровой накопитель 5 в зависимости от кода адреса на входе блока постоянного запоминания 4, D_k - первый регистр памяти 12, А_j - во второй регистр памяти 14, B₁ - в третий регистр памяти 15.

По окончании импульса установки (фиг.2в) код суммы (C_i+А_j) с выходов первого сумматора 6 поступает на входы второго цифрового накопителя 7, а код D_k записывается в делитель с переменным коэффициентом деления 13 (фиг.2д).

В момент t₃ происходит запись кода суммы с выходов второго цифрового накопителя 7 на первые входы второго сумматора 8, на вторые входы которого поступает код B₁ из третьего регистра памяти 15 (фиг.2е).

Начиная со следующих тактовых импульсов, результат на выходах первого цифрового накопителя 5 будет изменяться по формуле:
Sl=C_i+T/D_k, (1)
где Т=0,1,2,3,4,... - номер тактового импульса.

На выходах первого сумматора 6 код суммы будет изменяться следующим образом:
S2=С_i+T/D_k+A_j, (2).

Тогда на выходах второго цифрового накопителя 7 результат накопления будет изменяться по формуле:
S3=(С_i+T/D_k+A_j•Т = (С_i+A_j)•Т+Т²/D_k, (3).

На выходах второго сумматора 8 код суммы будет изменяться следующим образом:
S4=(С_i+А_j)•Т+Т²/D_k+B_i, (4).

Старший разряд SGN кода суммы S4 поступает на вход управления инверсией преобразователя кодов 9, а остальные разряды кода суммы подключены к информационным входам преобразователя кодов 9. Если SGN=0, то на цифроаналоговый преобразователь 10 поступает прямой двоичный код суммы S4, а если SGN= 1, то - обратный код суммы S4.

С выхода цифроаналогового преобразователя 10 аналоговый сигнал поступает на фильтр нижних частот 11, который пропускает на выход только первую гармонику синтезированного сигнала.

Если принять, что
ω_н = 2πf_н = C_i+A_j - начальная циклическая частота синтезируемого сигнала,
0,5ω′ = πf′ = 1/D_k - скорость изменения циклической частоты сигнала,
ϕ₀ = B₁ - начальная фаза сигнала, то на выходе фильтра нижних частот 11 будет сигнал, амплитуда которого будет изменяться по формуле:
u(t) = U_msin(ω_нt+0,5ω′t²+ϕ₀), (5)
где U_m - амплитуда сигнала.

Если А_j= 0, B₁= 0, то на выходе синтезатора будет сформирован сигнал с линейной частотной модуляцией. Изменяя коды А_j, B₁ на входах второго и третьего регистров памяти 14 и 15, можно модулировать синтезируемый сигнал соответственно по частоте и фазе.

Литература
1. Патент 2143173 Российской Федерации. МКИ Н 03 В 19/00. Цифровой синтезатор частот / Рябов И. В. , Рябов В.И. - Заявл. 04.02.1999. Опубл. 20.12.1999. БИ 35.

2. Патент 2058659 Российской Федерации. МКИ Н 03 В 19/00. Цифровой синтезатор частот / Рябов И. В., Фищенко П.А. - Заявл. 23.09.1993. Опубл 20.04.1996. Бюл. 11. (Прототип).

Изобретение относится к электронно-вычислительной технике. Цифровой синтезатор фазомодулированных сигналов содержит блок постоянного запоминания, два цифровых накопителя, три регистра памяти, делитель с переменным коэффициентом деления, эталонный генератор, блок задержки, преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот, ждущий мультивибратор и два сумматора. Достигаемый технический результат - возможность оперативной установки необходимого закона фазовой модуляции синтезируемого сигнала. 2 ил.

Цифровой синтезатор фазомодулированных сигналов, содержащий блок постоянного запоминания, адресные входы которого являются входами синтезатора, первый и второй цифровые накопители, первый и второй регистры памяти, делитель с переменным коэффициентом деления, последовательно соединенные эталонный генератор и блок задержки, выходы которого подключены к тактовым входам первого и второго регистров памяти, делителя с переменным коэффициентом деления, выход которого подключен к входу последовательного переноса первого цифрового накопителя, последовательно соединенные преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот, выход которого является аналоговым выходом цифрового синтезатора фазомодулированных сигналов, отличающийся тем, что введены ждущий мультивибратор, первый и второй сумматоры, третий регистр памяти, при этом входами цифрового синтезатора фазомодулированных сигналов также являются информационные входы первого, второго и третьего регистров памяти и вход ждущего мультивибратора, выход которого подключен к входам установки первого и второго цифровых накопителей и делителя с переменным коэффициентом деления, последовательно соединены блок постоянного запоминания, первый цифровой накопитель, первый сумматор, второй цифровой накопитель, второй сумматор и преобразователь кодов, выход первого регистра памяти соединен с информационным входом делителя с переменным коэффициентом деления, выход второго регистра памяти соединен с вторым входом первого сумматора, выход третьего регистра памяти соединен с вторым входом второго сумматора, старший выходной разряд суммы последнего подключен к входу управления инверсией преобразователя кодов, а тактовые входы третьего регистра памяти, первого и второго цифровых накопителей и цифроаналогового преобразователя подключены к соответствующим выходам блока задержки.