ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНЫЙ СИНТЕЗАТОР С КВАДРАТУРНЫМИ ВЫХОДАМИ Российский патент 2007 года по МПК H03L7/18 

Изобретение относится к электронно-вычислительной технике и радиотехнике, предназначено для синтеза когерентных квадратурных частотно-модулированных сигналов и может быть использовано в радиолокации, системах навигации и адаптивных системах связи.

Известны цифровые синтезаторы частот, содержащие генератор тактовых импульсов, блок задержки, два блока постоянного запоминания, счетчик с предварительной установкой, два регистра памяти, два цифровых накопителя, преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот и формирователь импульсов [1].

Наиболее близким техническим решением (прототипом) к предлагаемому является цифровой синтезатор частот, содержащий последовательно соединенные генератор тактовых импульсов и блок задержки, последовательно соединенные первый блок постоянного запоминания и счетчик с предварительной установкой, последовательно соединенные второй блок постоянного запоминания, второй регистр памяти, второй цифровой накопитель, первый регистр памяти, первый цифровой накопитель, преобразователь кодов, цифроаналоговый преобразователь, фильтр нижних частот, выход которого является выходом цифрового синтезатора частот, а входами являются адресные входы первого и второго блоков постоянного запоминания [2].

Однако в известных цифровых синтезаторах частот нет возможности получения когерентных квадратурных сигналов.

Изобретение позволяет расширить функциональные возможности цифрового синтезатора и дает возможность синтезировать когерентные квадратурные частотно-модулированные сигналы.

Положительный эффект - обеспечение возможности синтеза когерентных квадратурных частотно-модулированных сигналов - достигается за счет того, что в цифровой вычислительный синтезатор, содержащий последовательно соединенные эталонный генератор и блок задержки; два регистра памяти; два цифровых накопителя; делитель с переменным коэффициентом деления; последовательно соединенные второй цифровой накопитель, первый преобразователь кодов, первый цифроаналоговый преобразователь и первый фильтр нижних частот, выход которого является аналоговым выходом всего устройства; выходы блока задержки соединены с тактовыми входами делителя с переменным коэффициентом деления, второго цифрового накопителя и первого цифро-аналогового преобразователя; выход делителя с переменным коэффициентом деления подключен к входу последовательного переноса первого цифрового накопителя, причем новым является то, что в цифровой вычислительный синтезатор введены инвертор; последовательно соединенные второй преобразователь кодов, второй цифроаналоговый преобразователь, второй фильтр нижних частот, выход которого является вторым аналоговым выходом цифрового вычислительного синтезатора, а его входами являются входы первого и второго регистров памяти; выход первого регистра памяти подключен к входу первого цифрового накопителя, выход последнего подсоединен к входу второго цифрового накопителя, старший выходной разряд которого подключен к входу управления инверсией первого преобразователя кодов и входу инвертора, выход которого подключен к входу управления инверсией второго преобразователя кодов; выход второго регистра памяти подсоединен к входу делителя с переменным коэффициентом деления; выход второго цифрового накопителя подключен к входу второго преобразователя кодов; выход блока задержки подключен к тактовому входу второго цифроаналогового преобразователя.

На фиг.1 приведена структурная схема цифрового вычислительного синтезатора, на фиг.2 - графики выходных сигналов ЦВС.

Цифровой вычислительный синтезатор (фиг.1) содержит эталонный (опорный) генератор 1, блок задержки 2, первый регистр памяти 3, первый цифровой накопитель 4, второй цифровой накопитель 5, первый преобразователь кодов 6, первый цифроаналоговый преобразователь 7, первый фильтр нижних частот 8, второй регистр памяти 9, делитель с переменным коэффициентом деления 10, инвертор 11, второй преобразователь кодов 12, второй цифроаналоговый преобразователь 13, второй фильтр нижних частот 14.

Цифровой вычислительный синтезатор работает следующим образом.

На вход первого регистра памяти 3 поступает код начальной частоты С_i, а на вход второго регистра памяти 9 - код D_k, определяющий коэффициент деления делителя 10 и скорость изменения частоты цифрового вычислительного синтезатора.

Эталонный генератор 1 выдает сигнал опорной частоты синусоидальной формы, который поступает на вход блока задержки 2, формирующий разнесенные во времени последовательности прямоугольных импульсов формы «меандр», которые поступают на вход делителя с переменным коэффициентом деления 10, входы первого и второго цифровых накопителей 4 и 5, входы первого и второго цифроаналоговых преобразователей 7 и 13, и служат для синхронизации работы цифрового вычислительного синтезатора.

С первым тактовым импульсом в момент t₁ (фиг.2) код начальной частоты С_i из первого регистра памяти 3 записывается в первый цифровой накопитель 4, а код коэффициента деления D_k из второго регистра памяти 9 записывается в делитель с переменным коэффициентом деления 10.

Затем с каждым тактовым импульсом код А на выходе первого цифрового накопителя 4 будет изменяться следующим образом:

Этот код А поступает на вход второго цифрового накопителя 5, результат суммирования в котором будет изменяться по формуле:

Старший разряд кода суммы S_SGN является знаковым и поступает на вход управления инверсией первого преобразователя кодов 6 и на вход инвертора 11. С выхода инвертора сигнал S_SGN поступает на вход второго преобразователя кодов 12, остальные N старших разрядов (где N - разрядность ЦАП) через первый и второй преобразователи кодов 6 и 12 поступает на информационные входы первого и второго ЦАП 7 и 13 соответственно.

Если S_SGN=0, то на первый ЦАП 7 поступает прямой двоичный код суммы, а на второй ЦАП 13 - обратный двоичный код суммы. Если S_SGN=1, то на первый ЦАП 7 поступает обратный код суммы, а на второй ЦАП 13 - прямой код суммы.

На выходах ЦАП 7 и 13 формируются ступенчатые сигналы «треугольной» формы, сдвинутые по фазе на 180°. Фильтры нижних частот 8 и 14 имеют частоты среза f_cp<f_m/2, где f_m - тактовая частота. Таким образом, фильтры нижних частот 8 и 14 пропускают только первую гармонику синтезированных сигналов.

Если принять, что ω₀=С_i - начальная циклическая частота;

0.5 ω`=1/D_k - скорость изменения циклической частоты;

Δt=Т - длительность тактового интервала, то тогда на выходах ФНЧ 8 и 14 будут присутствовать ЛЧМ-сигналы, амплитуда которых изменяется по формуле:

где U_m - амплитуда сигнала.

Таким образом, в цифровом вычислительном синтезаторе формируются два когерентных квадратурных ЛЧМ-сигнала.

Литература

1. Патент №2149503 Российской Федерации, МКИ Н 03 В 19/00, Цифровой синтезатор частот / Рябов И.В., Рябов В.И. - Заявл. 13.04.1999. Опубл. 20.05.2000. Бюл. №14.

2. Патент №2058659 Российской Федерации, МКИ Н 03 В 19/00, Цифровой синтезатор частот / Рябов И.В., Фищенко П.А. - Заявл. 23.09.1993. Опубл. 20.04.1996 Бюл. №11 (прототип).

Изобретение относится к электронно-вычислительной технике и радиотехнике и может быть использовано в системах радиолокации, навигации и адаптивных системах связи. Достигаемый технический результат - обеспечение возможности синтеза когерентных квадратурных частотно-модулированных сигналов. Устройство содержит эталонный генератор, блок задержки, два регистра памяти, два цифровых накопителя, делитель с переменным коэффициентом деления, два преобразователя кодов, два цифроаналоговых преобразователя, два фильтра нижних частот и инвертор. 2 ил.

Цифровой вычислительный синтезатор с квадратурными выходами, содержащий последовательно соединенные эталонный генератор и блок задержки; два регистра памяти; цифровой накопитель; делитель с переменным коэффициентом деления; последовательно соединенные второй цифровой накопитель, первый преобразователь кодов, первый цифроаналоговый преобразователь и первый фильтр нижних частот, выход которого является аналоговым выходом всего устройства; выходы блока задержки соединены с тактовыми входами делителя с переменным коэффициентом деления, второго цифрового накопителя и первого цифроаналогового преобразователя; выход делителя с переменным коэффициентом деления подключен к входу последовательного переноса первого цифрового накопителя, отличающийся тем, что в цифровой вычислительный синтезатор введены инвертор; последовательно соединенные второй преобразователь кодов, второй цифроаналоговый преобразователь, второй фильтр нижних частот, выход которого является вторым аналоговым выходом цифрового вычислительного синтезатора, а его входами являются входы первого и второго регистров памяти; выход первого регистра памяти подключен к входу первого цифрового накопителя, выход последнего подсоединен к входу второго цифрового накопителя, старший выходной разряд которого подключен к входу управления инверсией первого преобразователя кодов и входу инвертора, выход которого подключен к входу управления инверсией второго преобразователя кодов; выход второго регистра памяти подсоединен к входу делителя с переменным коэффициентом деления; выход второго цифрового накопителя подключен к входу второго преобразователя кодов; выход блока задержки подключен к тактовому входу второго цифроаналогового преобразователя.