ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНЫЙ СИНТЕЗАТОР С БЫСТРОЙ ПЕРЕСТРОЙКОЙ ЧАСТОТЫ Российский патент 2013 года по МПК H03B19/00 H03L7/18 

Изобретение относится к электронно-вычислительной технике и радиотехнике, предназначено для синтеза частотно-модулированных сигналов и может быть использовано в радиолокации, навигации и современных адаптивных системах связи.

Известны цифровые синтезаторы частот, содержащие два блока постоянного запоминания цифровой накопитель, умножитель кодов, счетчик с предварительной установкой, преобразователь кодов, регистр памяти, цифроаналоговый преобразователь, фильтр нижних частот, генератор тактовых импульсов, блок задержки [1].

Наиболее близким техническим решением (прототипом) является цифровой синтезатор частот, содержащий генератор тактовых импульсов, блок задержки, блок постоянного запоминания, счетчик с предварительной установкой, умножитель кодов, цифровой накопитель, цифроаналоговый преобразователь, фильтр нижних частот, регистр памяти [2].

Однако, известные цифровые синтезаторы частот не обладают высокой скоростью перестройки частоты и имеют ограниченные функциональные возможности при формировании сигналов с линейной частотной модуляции.

Технический результат - повышение скорости перестройки частоты - достигается тем, что в цифровой вычислительный синтезатор, содержащий последовательно соединенные эталонный генератор и блок формирования и задержки; второй регистр памяти, вход которого является цифровым входом цифрового вычислительного синтезатора; последовательно соединенные первый счетчик, умножитель кодов, цифровой накопитель, преобразователь кодов, цифроаналоговый преобразователь и фильтр нижних частот, выход которого является аналоговым выходом цифрового вычислительного синтезатора; выходы блока формирования и задержки подключены к тактовым входам множимого, множителя и произведения умножителя кодов, а также к тактовым входам цифрового накопителя и цифроаналогового преобразователя, причем новым является то, что введены первый и третий регистр памяти, второй счетчик, делитель с переменным коэффициентом деления, при этом цифровыми входами цифрового вычислительного синтезатора являются входы первого и третьего регистров памяти; выход первого регистра памяти подключен к входу первого счетчика; выход второго регистра памяти подключен к входу второго счетчика, а выход второго счетчика подключен к входу множителя умножителя кодов; выход третьего регистра памяти подсоединен к входу делителя с переменным коэффициентом деления, выход последнего подключен к тактовому входу второго счетчика; выходы блока формирования и задержки подключены к соответствующим тактовым входам первого счетчика, делителя с переменным коэффициентом деления.

Цифровой вычислительный синтезатор содержит эталонный генератор 1 и блок формирования и задержки 2, первый регистр памяти 3, первый счетчик 4, умножитель кодов 5, цифровой накопитель 6, преобразователь кодов 7, цифроаналоговый преобразователь (ЦАП) 8, фильтр нижних частот (ФНЧ) 9, выход которого является аналоговым выходом цифрового вычислительного синтезатора, второй регистр памяти 10, второй счетчик 11, третий регистр памяти 12, делитель с переменным коэффициентом деления 13; входы первого, второго и третьего регистров памяти являются цифровыми входами цифрового вычислительного синтезатора.

Цифровой вычислительный синтезатор содержит последовательно соединенные эталонной генератор 1 и блок формирования и задержки 2; последовательно соединенные первый регистр памяти 3, первый счетчик 4, умножитель кодов 5, цифровой накопитель 6, преобразователь кодов 7, цифроаналоговый преобразователь 8 и фильтр нижних частот 9, выход которого является аналоговым выходом цифрового вычислительного синтезатора; последовательно соединенные второй регистр памяти 10 и второй счетчик 11, выход которого подключен к входу множителя умножителя кодов 5; последовательно соединенные третий регистр памяти 12 и делитель с переменным коэффициентом деления 13, выход последнего подключен к тактовому входу первого счетчика 11; выходы блока формирования и задержки 2 подключены к соответствующим тактовым входам множимого, множителя и произведения умножителя кодов 5, цифрового накопителя 6, цифроаналогового преобразователя 8, первого счетчика 4, делителя с переменным коэффициентом деления 13; цифровыми входами цифрового вычислительного синтезатора являются входы первого, второго и третьего регистров памяти 3, 10 и 12.

Цифровой вычислительный синтезатор работает следующим образом: Эталонный генератор 1 вырабатывает синусоидальный сигнал тактовой частоты, из которого в блоке формирования и задержки 2 формируются тактовые импульсы формы «меандр», разнесенные во времени и служащие для синхронизации работы цифрового вычислительного синтезатора.

На входы первого регистра памяти 3 поступает код X_i (код множимого), на вход второго регистра памяти 10 поступает код Y_j (код множителя), на вход третьего регистра памяти 12 поступает код D_k.

Эти коды записываются соответственно: код X_i - в первый счетчик 4, код Y_j - во второй счетчик 11, код D_k - в делитель с переменным коэффициентом деления 13.

С первым тактовым импульсом в момент t₁ коды X_i и Y_j поступают на входы множимого и множителя умножителя кодов 5.

Начиная со второго тактового импульса - момент t₂ и далее код произведения (код частоты) в умножителе кодов будет изменяться по формуле:

$$Р=(X_i+T)\times Y_j=X_i\times Y_j+Y_j\times T(1)$$

Код суммы в цифровом накопителе 6 (код фазы) будет изменяться по формуле:

$$S=P\times T=X_i\times Y_j\times T+Y_j+T^2(2)$$

Если ввести обозначения

ω₀=X_i×Y_j - начальная циклическая частота;

ω'=0.5Y_j - скорость изменения частоты;

T=Δt - тактовый интервал,

то фаза синтезируемого сигнала ЦВС будет описываться формулой:

$${\varphi }_i=S={\omega }_{0}t+0.5\omega \text{'}{t}^2(3)$$

Код фазы φ_i поступает на преобразователь кодов 7, причем старший разряд SGN, являющийся знаковым, поступает на вход управления инверсией преобразователя кодов 7, а остальные разряды через преобразователь кодов 7 поступают на информационные входы ЦАП 8.

Если SGN=0, то на ЦАП 8 поступает прямой код фазы, а если SGN=1, то на ЦАП 8 поступает обратный код фазы.

В ЦАП 8 формируется «ступенчатый» сигнал «треугольной» формы. После фильтрации в ФНЧ 9, который имеет частоту среза, равную половину тактовой частоты, на выходе ЦВС формируется сигнал с линейной частотной модуляцией:

$$u_c(t)=U_{0}sin\left({\omega }_{0}t+0.5\omega \text{'}{t}^2\right)(4\text{)}$$

Делитель с переменным коэффициентом деления 13 служит для управления скоростью изменения частоты, чем больше код D_k, тем меньше скорость изменения частоты.

В предлагаемом цифровом вычислительном синтезаторе имеется возможность дополнительно управлять частотой выходного сигнала, например, передавать информационное сообщение в режиме ЛЧМ, изменяя код множителя Y_j.

Данный ИБС позволяет формировать сигнал с квадратичным законом изменения частоты. Если запустить оба счетчика, то в первом счетчике код будет изменяться по формуле: Х=X_i+Т,

а во втором счетчике по формуле: Y=Y_j+T/D_k

Тогда частота сигнала будет изменяться по формуле:

$$P=(X_i+T)\times \left(Y_j+T/D_k\right)=X_i\times Y_j+X_i\times T/D_k+Y_j\times T+T^2/D_k(5)$$

При этом фаза синтезируемого сигнала будет изменяться по формуле:

$$S=(X_i+T)\times \left(Y_j+T/D_k\right)\times T=X_i\times Y_j\times T+X_i\times T^2/D_k+Y_j\times T^2+T^3/D_k(6\text{)}$$

Таким образом, данный цифровой вычислительный синтезатор обладает более широкими функциональными возможностями и позволяет формировать сигналы с линейным и квадратичным законом изменения частоты, а также имеется возможность передавать информационное сообщение в режиме ЛЧМ.

Литература

1. А.с. СССР №1774464. МКИ H03B 19/00. Цифровой синтезатор частот / Рябов И.В., Рябова Н.В., Урядов В.П.. Заявл. 30.08.1990. Опубл. 07.11.1992. Бюл. №41. - 4 с.

2. Патент РФ №2143173. МПК H03L 7/18, H03B 19/00. Цифровой синтезатор частот / Рябов И.В., Рябов В.И. Заявл. 04.02.1999. Опубл. 20.12.1999. Бюл. №35. - 6 с. (прототип).

Изобретение относится к электронно-вычислительной технике и радиотехнике, предназначено для синтеза частотно-модулированных сигналов и может быть использовано в радиолокации, навигации и современных адаптивных системах связи. Технический результат заключается в повышении скорости перестройки рабочей частоты. Цифровой вычислительный синтезатор содержит эталонный генератор 1 и блок формирования и задержки 2, первый регистр памяти 3, первый счетчик 4, умножитель кодов 5, цифровой накопитель 6, преобразователь кодов 7, цифроаналоговый преобразователь (ЦАП) 8, фильтр нижних частот (ФНЧ) 9, выход которого является аналоговым выходом цифрового вычислительного синтезатора, второй регистр памяти 10, второй счетчик 11, третий регистр памяти 12, делитель с переменным коэффициентом деления 13; входы первого, второго и третьего регистров памяти являются цифровыми входами цифрового вычислительного синтезатора. 1 ил.

Цифровой вычислительный синтезатор, содержащий последовательно соединенные эталонный генератор и блок формирования и задержки; второй регистр памяти, вход которого является цифровым входом цифрового вычислительного синтезатора; последовательно соединенные первый счетчик, умножитель кодов, цифровой накопитель, преобразователь кодов, цифроаналоговый преобразователь и фильтр нижних частот, выход которого является аналоговым выходом цифрового вычислительного синтезатора; выходы блока формирования и задержки подключены к тактовым входам множимого, множителя и произведения умножителя кодов, а также к тактовым входам цифрового накопителя и цифроаналогового преобразователя, отличающийся тем, что введены первый и третий регистр памяти, второй счетчик, делитель с переменным коэффициентом деления, при этом цифровыми входами цифрового вычислительного синтезатора являются входы первого и третьего регистров памяти; выход первого регистра памяти подключен к входу первого счетчика; выход второго регистра памяти подключен к входу второго счетчика, а выход второго счетчика подключен к входу множителя умножителя кодов; выход третьего регистра памяти подсоединен к входу делителя с переменным коэффициентом деления, выход последнего подключен к тактовому входу второго счетчика; выходы блока формирования и задержки подключены к соответствующим тактовым входам первого счетчика, делителя с переменным коэффициентом деления.