УСТРОЙСТВО СЛЕЖЕНИЯ ЗА ЗАДЕРЖКОЙ ШУМОПОДОБНЫХ ЧАСТОТНО-МАНИПУЛИРОВАННЫХ СИГНАЛОВ Российский патент 2007 года по МПК H04L7/04 

Изобретение относится к области радиотехники и может использоваться в приемниках шумоподобных частотно-манипулированных сигналов с непрерывной фазой.

Известно устройство слежения за задержкой шумоподобных фазоманипулированных сигналов, содержащее временной дискриминатор, включающий два идентичных канала. состоящих из последовательно включенных перемножителя, полосового фильтра и детектора огибающей, причем на опорный вход перемножителя первого канала дискриминатора подается опережающая кодовая последовательность, на опорный вход перемножителя второго канала дискриминатора - задержанная кодовая последовательность, а выходы каналов подключены к вычитателю. последовательно соединенные петлевой фильтр, подключенный к выходу вычитателя. генератор тактовой частоты, генератор кодовой последовательности. выходы которого соединены с опорными входами перемножителей первого и второго каналов дискриминатора (Радиотехнические системы / Ю.П.Гришин, В.П.Ипатов, Ю.М.Казаринов и др. Под ред. Ю.М.Казаринова. - М.: Высшая школа, 1990, с.328, рис.15.3).

Однако известное устройство имеет недостаток, заключающийся в смещении нуля дискриминационной характеристики вследствие неидентичности каналов дискриминатора.

Наиболее близким техническим решением к предлагаемому является устройство слежения за задержкой шумоподобных фазоманипулированных сигналов, содержащее первый и второй перемножители, сигнальные входы которых объединены, а выходы подключены к цифровому временному дискриминатору, к выходу которого подключены последовательно соединенные петлевой фильтр и блок формирования кодовых последовательностей, выходы которого подключены к опорным входам цифрового временного дискриминатора, блок формирования опорных сигналов, выходы которого соединены с опорными входами первого и второго перемножителей (Сетевые спутниковые радионавигационные системы / В.С.Шебшаевич, П.П.Дмитриев, Н.В.Иванцевич и др. Под ред. В. С.Шебшаевича. - М.: Радио и связь, 1982, с.98, рис.8.10).

Недостаток устройства - потери в помехоустойчивости (примерно 3 дБ) по сравнению с устройством с двухканальным дискриминатором, обусловленные последовательным способом сравнения выходных сигналов «опережающего» и «задержанного» каналов.

В основу предлагаемого изобретения положено создание устройства слежения за задержкой шумоподобных частотно-манипулированных сигналов, что позволяет решить задачу повышения помехоустойчивости и точности синхронизации опорных сигналов.

Поставленная задача решается тем, что в устройство слежения за задержкой шумоподобных частотно-манипулированных сигналов, содержащее блок формирования опорных сигналов, соответствующие выходы которого соединены с опорными входами первого и второго перемножителей, сигнальные входы которых объединены, а выходы которых подключены к цифровому временному дискриминатору, содержащему первый и второй цифровые интеграторы и вычислительный блок, последовательно соединенные петлевой фильтр и блок формирования кодовых последовательностей, который содержит управляемый фазовращатель, опорный генератор и генератор псевдослучайной последовательности, при этом выход вычислительного блока подключен к петлевому фильтру, а на управляющий вход управляемого фазовращателя подается код с выхода петлевого фильтра, согласно изобретению в цифровой временной дискриминатор введены первый и второй оперативные запоминающие элементы, подключенные к выходам первого и второго цифровых интеграторов и объединенные по синхронизирующему входу друг с другом, а также с первым и вторым цифровыми интеграторами, третий, четвертый, пятый и шестой перемножители, вычитатель и сумматор, при этом к выходу первого оперативного запоминающего элемента подключены третий и пятый перемножители, к выходу второго оперативного запоминающего элемента - четвертый и шестой перемножители, причем выходы третьего и шестого, четвертого и пятого перемножителей попарно объединены через вычитатель и сумматор соответственно, первый и второй демультиплексоры, подключенные к вычитателю и сумматору соответственно, третий, четвертый, пятый и шестой цифровые интеграторы, причем к выходам первого демультиплексора подключены третий и пятый цифровые интеграторы, а к выходам второго демультиплексора - четвертый и шестой цифровые интеграторы, выходы которых подключены к вычислительному блоку, в блок формирования кодовых последовательностей введены делитель частоты на два, вход которого подключен к выходу управляемого фазовращателя, дешифратор, входы которого подключены к соответствующим выходам генератора псевдослучайной последовательности, последовательно соединенные аккумулятор фазы, третий оперативный запоминающий элемент и первый постоянный запоминающий элемент, второй постоянный запоминающий элемент, который подключен к опорному входу аккумулятора фазы, при этом управляющий вход аккумулятора фазы подключен к выходу генератора псевдослучайной последовательности, синхронизирующие входы первого постоянного запоминающего элемента, третьего оперативного запоминающего элемента и аккумулятора фазы соединены и подключены к выходу управляемого фазовращателя и к синхронизирующим входам первого и второго цифровых интеграторов, первого и второго оперативных запоминающих элементов и первого и второго демультиплексоров цифрового временного дискриминатора, вход генератора псевдослучайной последовательности подключен к выходу делителя частоты на два, выход дешифратора соединен с синхронизирующими входами третьего, четвертого, пятого и шестого цифровых интеграторов цифрового временного дискриминатора, соответствующие выходы первого постоянного запоминающего элемента соединены с опорными входами третьего, четвертого и пятого, шестого перемножителей цифрового временного дискриминатора, вычислительный блок осуществляет формирование сигнала ошибки путем сравнения квадратов модулей опережающего и задержанного сигналов, поступающих с выходов соответствующих цифровых интеграторов, при этом величина и знак сигнала ошибки определяются значением относительной задержки принятого и опорного сигналов, а выходом устройства является выход генератора псевдослучайной последовательности.

Введение перечисленных узлов с описанными связями позволяет по сравнению с прототипом повысить помехоустойчивость и точность синхронизации опорных сигналов.

На фиг.1 приведена функциональная схема предлагаемого устройства; на фиг.2 - временные диаграммы, поясняющие работу устройства.

Устройство слежения за задержкой шумоподобных частотно-манипулированных сигналов содержит аналого-цифровой преобразователь 1, первый 2₁, и второй 2₂ перемножители, сигнальные входы которых объединены и подключены к выходу аналого-цифрового преобразователя 1, а опорные входы - к выходу блока 3 формирования опорных сигналов. Заявляемое устройство содержит цифровой временной дискриминатор 4, включающий первый 5₁ и второй 5₂ цифровые интеграторы, соединенные соответственно с выходом первого 2₁ и второго 2₂ перемножителей, первый 6₁ и второй 6₂ оперативные запоминающие элементы, входами соединенные с выходами цифровых интеграторов 5₁, 5₂, соответственно, третий 2₃, четвертый 2₄, пятый 2₅, шестой 2₆, перемножители, при этом входы третьего и пятого перемножителей 2₃ и 2₅ соединены с выходом первого оперативного запоминающего элемента 6₁, входы четвертого и шестого перемножителей 2₄ и 2₆ - с выходом второго оперативного запоминающего элемента 6₂. В цифровом временном дискриминаторе 4 имеется вычитатель 7, входами соединенный с выходами третьего 2₃ и шестого 2₆ перемножителей, и сумматор 8, входы которого подключены к выходам четвертого 2₄ и пятого 2₅ перемножителей, первый демультиплексор 9₁, подключенный к выходу вычитателя 7, и второй демультиплексор 9₂, подключенный к выходу сумматора 8, третий 5₃, четвертый 5₄, пятый 5₅, шестой 5₆ цифровые интеграторы, подключенные соответственно 5₃ и 5₅ к выходам первого демультиплексора 9₁, а 5₄ и 5₆, - к выходам второго демультиплексора 9₂, и вычислительный блок 10, входами соединенный с выходами цифровых интеграторов 5₃, 5₄, 5₅, 5₆, а выходом - с петлевым фильтром 11, выход которого подключен к блоку 12 формирования кодовых последовательностей. Блок 12 формирования кодовых последовательностей содержит последовательно соединенные управляемый фазовращатель 13, делитель 14 частоты на два, генератор 15 псевдослучайной последовательности, аккумулятор 16 фазы, третий оперативный запоминающий элемент 6₃ и первый постоянный запоминающий элемент 17₁, а также опорный генератор 18, дешифратор 19 и второй постоянный запоминающий элемент 17₂, при этом опорный генератор 18 подключен ко второму входу управляемого фазовращателя 13, дешифратор 19 входами соединен с генератором 15 псевдослучайной последовательности, а выходом - с синхронизирующими входами цифровых интеграторов 5₃, 5₄, 5₅ и 5₆, второй постоянный запоминающий элемент 17₂ подключен к опорному входу аккумулятора 16 фазы. К выходу управляемого фазовращателя 13 подключены синхронизирующие входы аккумулятора 16 фазы, третьего оперативного запоминающего элемента 6₃, первого постоянного запоминающего элемента 17₁, а также - цифровых интеграторов 5₁, 5₂, оперативных запоминающих элементов 6₁, 6₂ и демультиплексоров 9₁, 9₂ цифрового временного дискриминатора 4. Один из выходов первого постоянного запоминающего элемента 17₁ соединен с опорными входами перемножителей 2₃, 2₄, другой выход - с опорными входами перемножителей 2₅, 2₆, цифрового временного дискриминатора 4, а выход генератора 15 псевдослучайной последовательности является и выходом заявляемого устройства.

Устройство работает следующим образом. Входной шумоподобный частотно-манипулированный сигнал (ШПС), преобразованный в цифровую форму, поступает на входные перемножители 2₁ и 2₂, где он перемножается с опорными гармоническими ортогональными сигналами частоты, равной средней частоте ШПС, вырабатываемыми блоком 3 формирования опорных сигналов. Квадратурные сигналы на выходах перемножителей 2₁ и 2₂ содержат низкочастотные составляющие (см. фиг.2, в, г), повторяющие по форме модулирующие кодовые последовательности и отличающиеся от них задержкой, а также - составляющие удвоенной средней частоты, которые подавляются при последующей обработке.

Временные диаграммы (см. фиг.2) приведены для установившегося режима синхронизации, когда временная расстройка принятого и опорного сигналов равна нулю (фазовая расстройка ради простоты также полагается равной нулю), где d_j - элементы псевдослучайной последовательности (ПСП), определяющей закон частотной манипуляции, j=0, 1, ...; Θ(t) - закон угловой модуляции ШПС; I(t) и Q(t) - квадратурные модулирующие кодовые последовательности; х_i и у_i, - результаты поэлементной обработки ШПС в квадратурных каналах, i=..., -1, 0, 1, ....

В цифровых интеграторах 5₁ и 5₂ осуществляется накопление отсчетов квадратурных составляющих сигнала, поступающих с выходов перемножителей 2₁ и 2₂ соответственно (см. фиг.2, д, ж). Частота следования отсчетов определяется частотой дискретизации непрерывного сигнала в аналого-цифровом преобразователе 1, а время интегрирования равно Т/2, Т - длительность элемента ШПС, Результаты интегрирования запоминаются на время Т/2 в оперативных запоминающих элементах 6₁ и 6₂, после чего осуществляется сброс интеграторов 5₁ и 5₂ и интегрирование следующего полуэлемента ШПС длительностью Т/2. Запись результатов интегрирования в оперативные запоминающие элементы 6₁, 6₂ и сброс интеграторов 5₁, 5₂ производится с удвоенной тактовой частотой 2f_T=2/Т (см. фиг.2, е, з).

В перемножителях 2₃, 2₄ и 2₅, 2₆, производится умножение результатов поэлементной обработки, хранящихся в оперативных запоминающих элементах 6₁ и 6₂ соответственно, на отсчеты опережающих и задержанных опорных квадратурных кодовых последовательностей, поступающих с выходов блока 12 формирования кодовых последовательностей поочередно (см. фиг.2, к, л). На опорные входы перемножителей 2₃, 2₄ поступают отсчеты I_k+1 и I_k-1, соответственно опережающей на Т/2 и отстающей на Т/2 кодовой последовательности относительно синхронной кодовой последовательности I_k=cosΘ_k, а на опорные входы перемножителей 2₅, 2₆ - отсчеты Q_k+1 и Q_k-1, сдвинутые на Т/2 и -Т/2 соответственно относительно отсчетов Q_k=sinΘ_k, Θ_k=Θ(t=kT/2), k=0, 1, 2, .... Частота коммутации 4ƒ_T отсчетов опорных кодовых последовательностей в два раза превышает частоту поступления данных с выходов оперативных запоминающих элементов 6₁ и 6₂ на входы перемножителей 2₃, 2₄, 2₅, 2₆.

Сигналы с выходов перемножителей попарно объединяются в вычитателе 7 и сумматоре 8, образуя соответственно «косинусную» и «синусную» составляющие результатов поэлементной обработки ШПС, которые поступают на входы демультиплексоров 9₁ и 9₂ (см. фиг.2, м, н). На управляющие входы демультиплексоров подается сигнал частоты коммутации 4f_T, обеспечивая синхронную работу демультиплексоров и блока 12 формирования кодовых последовательностей, благодаря чему к выходам вычитателя 7 и сумматора 8 подключаются цифровые интеграторы 5₃ и 5₄ «опережающего» канала дискриминатора, когда на опорные входы перемножителей 2₃, 2₄ и 2₅, 2₆ подаются отсчеты опережающих квадратурных кодовых последовательностей, или цифровые интеграторы 5₅, 5₆ «задержанного» канала, если на опорные входы перемножителей подаются отсчеты задержанных квадратурных кодовых последовательностей (см. фиг.2, о, n).

Цифровые интеграторы 5₃, 5₄, 5₅, 5₆ осуществляют когерентное накопление на интервале, равном периоду Т_П повторения ШПС, соответствующих квадратурных составляющих результатов поэлементной обработки ШПС в «опережающем» и «задержанном» каналах дискриминатора. Результаты интегрирования за Т_П поступают с выходов интеграторов 5₃, 5₄, 5₅, 5₆ в вычислительный блок 10, где осуществляется формирование сигнала ошибки путем сравнения квадратов модулей выходных сигналов «опережающего» и «задержанного» каналов: Z_∂=Z²(1)-Z²(-1),

где Z_I(±1) и Z_Q(±1) - квадратурные составляющие выходных сигналов «опережающего» канала (аргумент 1) и «задержанного» канала (аргумент -1) для цифровых интеграторов 5₃, 5₄ и 5₅, 5₆ соответственно. Сигнал ошибки Z_∂, величина и знак которого определяются значением относительной задержки принятого и опорного ШПС, поступает на петлевой фильтр 11, после чего производится сброс цифровых интеграторов 5₃, 5₄, 5₅, 5₆ синхронизирующим сигналом, вырабатываемым блоком 12 формирования кодовых последовательностей, и процесс формирования сигнала ошибки повторяется на следующем шаге с периодичностью Т_П.

Блок 12 формирования кодовых последовательностей работает следующим образом. Опорный генератор 18 вырабатывает меандровый сигнал частоты 2f_Т, который подается на вход управляемого фазовращателя 13. Формирование тактовых импульсов для генератора 15 псевдослучайной последовательности производится делителем 14 частоты на два. Управление задержкой ПСП осуществляется кодом, подаваемым на управляющий вход фазовращателя 13 с выхода петлевого фильтра 11. Формируемая генератором 15 ПСП (см. фиг.2, а) поступает на управляющий вход аккумулятора 16 фазы, определяя знак приращения фазы π/4, хранящегося во втором постоянном запоминающем элементе 17₂. Отсчеты фазы, взятые с частотой дискретизации 2f_Т, хранятся в третьем оперативном запоминающем элементе 6₃ в течение интервала Т (см. фиг.2, б). Отсчеты квадратурных опорных кодовых последовательностей (см. фиг.2, в, г) формируются табличным способом с помощью первого постоянного запоминающего элемента 17₁, адреса отсчетов определяются значениями фазы, хранящимися в третьем оперативном запоминающем элементе 6₃. С выходов элемента 17₁ отсчеты квадратурных кодовых последовательностей (см. фиг.2, к, л) поступают на опорные входы перемножителей 2₃, 2₄ и 2₅, 2₆ цифрового временного дискриминатора 4. Дешифратор 19, подключенный к генератору 15 ПСП, формирует синхронизирующий сигнал частоты F_П=1/Т_П для цифровых интеграторов 5₃, 5₄, 5₅, 5₆ цифрового временного дискриминатора 4.

Предлагаемое устройство позволяет повысить помехоустойчивость и точность кодовой синхронизации приемника шумоподобных частотно-манипулированных сигналов с непрерывной фазой.

Изобретение относится к радиотехнике и может использоваться в приемниках шумоподобных частотно-манипулированных сигналов с непрерывной фазой. Технический результат - повышение помехоустойчивости и точности синхронизации опорных сигналов. Устройство содержит два перемножителя, формирователь опорных сигналов, цифровой временной дискриминатор, петлевой фильтр и блок формирования кодовых последовательностей, который содержит два постоянных запоминающих элемента, управляемый фазовращатель, делитель частоты на два, генератор псевдослучайной последовательности, аккумулятор фазы, оперативный запоминающий элемент, опорный генератор, дешифратор, при этом цифровой временной дискриминатор содержит шесть цифровых интеграторов, два оперативных запоминающих элемента, четыре перемножителя, сумматор, вычитатель, два демультиплексора, вычислительный блок. 2 ил.

Устройство слежения за задержкой шумоподобных частотно-манипулированных сигналов, содержащее блок формирования опорных сигналов, соответствующие выходы которого соединены с опорными входами первого и второго перемножителей, сигнальные входы которых объединены, а выходы которых подключены к цифровому временному дискриминатору, содержащему первый и второй цифровые интеграторы и вычислительный блок, последовательно соединенные петлевой фильтр и блок формирования кодовых последовательностей, который содержит управляемый фазовращатель, опорный генератор и генератор псевдослучайной последовательности, при этом выход вычислительного блока подключен к петлевому фильтру, а на управляющий вход управляемого фазовращателя подается код с выхода петлевого фильтра, отличающееся тем, что в цифровой временной дискриминатор введены первый и второй оперативные запоминающие элементы, подключенные соответственно к выходу первого и второго цифровых интеграторов и объединенные по синхронизирующему входу друг с другом, а также с первым и вторым цифровыми интеграторами, третий, четвертый, пятый и шестой перемножители, вычитатель и сумматор, при этом к выходу первого оперативного запоминающего элемента подключены третий и пятый перемножители, к выходу второго оперативного запоминающего элемента - четвертый и шестой перемножители, причем выходы третьего и шестого, четвертого и пятого перемножителей попарно объединены через вычитатель и сумматор соответственно, первый и второй демультиплексоры, подключенные к вычитателю и сумматору соответственно, третий, четвертый, пятый и шестой цифровые интеграторы, причем к выходам первого демультиплексора подключены третий и пятый цифровые интеграторы, а к выходам второго демультиплексора - четвертый и шестой цифровые интеграторы, выходы которых подключены к вычислительному блоку, в блок формирования кодовых последовательностей введены делитель частоты на два, вход которого подключен к выходу управляемого фазовращателя, дешифратор, входы которого подключены к соответствующим выходам генератора псевдослучайной последовательности, последовательно соединенные аккумулятор фазы, третий оперативный запоминающий элемент и первый постоянный запоминающий элемент, второй постоянный запоминающий элемент, который подключен к опорному входу аккумулятора фазы, при этом управляющий вход аккумулятора фазы подключен к выходу генератора псевдослучайной последовательности, синхронизирующие входы первого постоянного запоминающего элемента, третьего оперативного запоминающего элемента и аккумулятора фазы соединены и подключены к выходу управляемого фазовращателя и к синхронизирующим входам первого и второго цифровых интеграторов, первого и второго оперативных запоминающих элементов и первого и второго демультиплексоров цифрового временного дискриминатора, вход генератора псевдослучайной последовательности подключен к выходу делителя частоты на два, выход дешифратора соединен с синхронизирующими входами третьего, четвертого, пятого и шестого цифровых интеграторов цифрового временного дискриминатора, соответствующие выходы первого постоянного запоминающего элемента соединены с опорными входами третьего, четвертого и пятого, шестого перемножителей цифрового временного дискриминатора, вычислительный блок осуществляет формирование сигнала ошибки путем сравнения квадратов модулей опережающего и задержанного сигналов, поступающих с выходов соответствующих цифровых интеграторов, при этом величина и знак сигнала ошибки определяются значением относительной задержки принятого и опорного сигналов, а выходом устройства является выход генератора псевдослучайной последовательности.