ЛОГИЧЕСКИЙ ВЫЧИСЛИТЕЛЬ Российский патент 2008 года по МПК G06F7/57 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, фиг.1 в описании изобретения к патенту РФ 2273090, кл. Н03К 5/26, 2006 г.), которые могут быть использованы для реализации любой из двух простых симметричных булевых функций ϕ₁=х₁∨x₂∨...∨x_n и ϕ_n=x₁x₂...х_n, зависящих от n аргументов - входных двоичных сигналов x₁,..., х_n∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (патент РФ 2205498, кл. Н03К 5/26, 2003 г.), который содержит n замыкающих ключей, n резисторов и может быть использован для реализации любой из двух простых симметричных булевых функций ϕ₁=х₁∨x₂∨...∨x_n и ϕ_n=x₁x₂...х_n, зависящих от n аргументов - входных двоичных сигналов x₁,..., х_n∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n резисторов и n замыкающих ключей, у которых выход предыдущего замыкающего ключа соединен с входом последующего замыкающего ключа, особенность заключается в том, что в него дополнительно введены n D-триггеров и n-1 элементов «Запрет», причем вход данных, тактовый вход и инвертирующий выход i-го () D-триггера соединены соответственно с i-м информационным, первым настроечным входами логического вычислителя и управляющим входом i-го замыкающего ключа, выход которого соединен через i-й резистор с шиной единичного потенциала, инвертирующий вход и выход k-го () элемента «Запрет» соединены соответственно с выходом k-го замыкающего ключа и входом сброса (k+1)-го D-триггера, а вход первого и выход n-го замыкающих ключей соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя, второй настроечный вход которого подключен к входу сброса первого D-триггера и неинвертирующему входу k-го элемента «Запрет».

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы управляющих сигналов.

Логический вычислитель содержит D-триггеры 1₁,..., 1_n, замыкающие ключи 2₁,..., 2_n, резисторы 3₁,..., 3_n и элементы «Запрет» 4₁,..., 4_n-1 (третий снизу рисунок в табл.3.5 на стр.103 в книге Справочник по цифровой вычислительной технике. Малиновский Б.Н., Александров В.Я., Боюн В.П. и др. / Под ред. Б.Н.Малиновского. Киев: Техника, 1974 г.), причем вход данных, тактовый вход и инвертирующий выход D-триггера 1_i () соединены соответственно с i-м информационным, первым настроечным входами логического вычислителя и управляющим входом ключа 2_i, выход которого соединен через резистор 3_i с шиной единичного потенциала, выход и инвертирующий вход элемента 4_k () соединены соответственно с входом сброса D-триггера 1_k+1 и объединенными выходом ключа 2_k, входом ключа 2_k+1, а вход ключа 2₁ и выход ключа 2_n соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя, второй настроечный вход которого подключен к входу сброса D-триггера 1₁ и неинвертирующему входу элемента 4_k.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый,..., n-й информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы x₁,..., х_n∈{0,1} и импульсные сигналы f₁, f₂∈{0,1} (фиг.2), причем период Т и длительность τ импульса сигнала f₂ должны удовлетворять условиям T>Δt и τ<τ_Тр+τ_Кл, где Δt=τ_Запрет+τ_Tp+τ_Кл, a τ_Запрет, τ_Tp и τ_Кл есть длительности задержек, вносимых элементом «Запрет», D-триггером и ключом. Ключ 2_i () замкнут либо разомкнут, когда на его управляющем входе присутствует соответственно логическая «1» либо логический «0». В представленной ниже таблице приведены значения сигнала, действующего на выходе предлагаемого логического вычислителя в момент времени t_j (), для всех возможных наборов значений входных сигналов х₁,..., х_n при n=4. С учетом данных, приведенных в таблице, можно записать

где j есть номер момента времени t_j (фиг.2). Таким образом, на выходе предлагаемого логического вычислителя получим

Здесь ϕ₁,..., ϕ_n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). Согласно (1) и фиг.2 настройка вычислителя (фиг.1) на реализацию функции ϕ_j (j∈{1,...,n}) осуществляется с помощью импульса сигнала f₁ и j-1 импульсов сигнала f₂.

x₁x₂x₃x₄Zj=1j=2j=3j=400000000000110000010100000111100010010000101110001101100011111101000100010011100101011001011111011001100110111101110111011111111

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает реализацию любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

Логический вычислитель предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является расширение функциональных возможностей устройства за счет реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов. Устройство содержит n D-триггеров, n замыкающих ключей, n резисторов и n-1 элементов «Запрет». 2 ил., 1 табл.

Логический вычислитель, предназначенный для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n резисторов и n замыкающих ключей, у которых выход предыдущего замыкающего ключа соединен с входом последующего замыкающего ключа, отличающийся тем, что в него дополнительно введены n D-триггеров и n-1 элементов «Запрет», причем вход данных, тактовый вход и инвертирующий выход i-го () D-триггера соединены соответственно с i-м информационным, первым настроечным входами логического вычислителя и управляющим входом i-го замыкающего ключа, выход которого соединен через i-й резистор с шиной единичного потенциала, инвертирующий вход и выход k-го () элемента «Запрет» соединены соответственно с выходом k-го замыкающего ключа и входом сброса (k+1)-го D-триггера, а вход первого и выход n-го замыкающих ключей соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя, второй настроечный вход которого подключен к входу сброса первого D-триггера и неинвертирующему входу k-го элемента «Запрет».