УСТРОЙСТВО ДЛЯ ДОСТОВЕРНОЙ ПЕРЕДАЧИ ДАННЫХ НА ЖЕЛЕЗНОДОРОЖНЫЕ МАЯКИ Российский патент 2009 года по МПК B61L1/16 

Область техники

Данное изобретение относится к устройству для надежной передачи данных, в частности надежной передачи блока данных на железнодорожные маяки.

Уровень техники

Как известно, железнодорожные маяки (также известные под французским термином "balise")устанавливаются вдоль железнодорожных путей, принимают электромагнитный разрешающий сигнал с транспортного средства, движущегося по железнодорожному пути, и в ответ вырабатывают кодированный ответный сигнал (блок данных), передающийся на транспортное средство и содержащий информацию, относящуюся к местонахождению и перемещению транспортного средства.

К примеру, данная информация может указывать на наличие препятствия на участке железнодорожного пути по направлению движения от места расположения маяка.

Маяки включают в себя приемную антенну и передающую антенну и обычно укладываются между железнодорожными рельсами и надежно прикрепляются к шпалам.

Устройства кодирования и передачи данных (известные как «кодеры») также устанавливаются вдоль железнодорожных путей для получения диагностической информации относительно состояния железнодорожного пути, а также для передачи на маяки соответствующего блока данных, выбираемого на основании входного сигнала.

Входные сигналы кодера обычно поступают с контактов реле, расположенных вдоль железнодорожного пути, которые включаются при заранее установленных событиях, таких как переключение сигнала светофора с красного на зеленый, перевод стрелки и т.д.

Иными словами, данные маяки просто предназначены для трансляции транспортным средствам, движущимся по железнодорожным путям, блоков данных, отобранных и передаваемых кодерами.

Поэтому очень важным является абсолютная достоверность блоков данных, передаваемых транспортным средствам, движущимся по определенному участку железнодорожного пути, от которой зависит безопасность данных транспортных средств.

Таким образом, кодер должен гарантировать практически нулевую вероятность ошибки как при выборе блока данных на основании состояния железнодорожного пути, так и при передаче выбранных блоков данных на маяки.

Сущность изобретения

Целью настоящего изобретения является обеспечение усовершенствованного, более безопасного и более достоверного выбора и передачи на маяки блока данных.

В соответствии с настоящим изобретением предложено устройство для достоверной передачи данных на железнодорожные маяки, характеризующееся наличием независимых гальванически разделенных первого и второго трактов, каждый из которых включает в себя каскад выбора сигнала, содержащий микропроцессор, для приема информационных сигналов, относящихся к состоянию участка железнодорожного пути, а также для формирования по меньшей мере одного блока данных для передачи на маяк, а также каскад управления для сравнения блоков данных, создаваемых первым и вторым трактами, а также для разрешения/запрещения передачи данных на маяки, при этом упомянутый первый тракт также включает в себя каскад разрешения передачи, позволяющий осуществлять передачу блока данных, созданного вышеупомянутым первым трактом, в случае, если результат сравнения, выполненного каскадом управления, оказался положительным.

Краткое описание чертежей.

Предпочтительная форма реализации данного изобретения, не ограничивающая его объем, будет описана в виде примера со ссылкой на чертежи, где:

на фиг.1 показана блок-схема устройства для передачи данных в соответствии с данным изобретением;

на фиг.2 и 3 показаны детализированные блок-схемы частей устройства, показанного на фиг.1.

Предпочтительная форма реализации изобретения

Как показано на фиг.1, устройство 1 передачи данных в соответствии с настоящим изобретением включает в себя гальванически изолированные друг от друга первый и второй тракты 1а и 1b, работающие параллельно и независимо друг от друга.

Первый тракт 1а передает блоки данных на маяки, в то время как второй тракт 1b контролирует правильность работы устройства 1 передачи данных. В приведенном примере устройство 1 передачи данных управляет четырьмя маяками (BCN1, BCN2, BCN3, BCN4), хотя количество управляемых маяков, очевидно, может быть иным.

Первый тракт 1а и второй тракт 1b также включают в себя каскады 2а, 2b выбора сигнала для приема входных сигналов (INPUTS), генерируемых известным способом и касающихся состояния участка железнодорожного пути (например, сортировочной станции, на чертежах не показана), и для формирования в соответствии с ними надлежащего сигнала для передачи на каждый маяк.

Первый тракт 1а и второй тракт 1b включают в себя каскады 3а и ЗЬ управления для постоянного определения правильности работы устройства 1 передачи данных одновременно с передачей данных на маяки.

Первый тракт 1а также содержит схему 4 быстрого прерывания, включенную между каскадом 2а выбора сигнала и каскадом 3а управления, для прерывания передачи данных на маяки в случае неисправности; а также передающий каскад 5 для передачи на маяки подтвержденных блоков данных.

Каждый каскад 2а и 2b выбора сигнала включает в себя микропроцессор 6а, 6b; блок 7а, 7b приема сигналов, указывающих на состояние железнодорожного пути, блок 8а, 8b памяти для записи блоков данных, содержащий несколько ранее сформированных блоков данных (определяемых последовательностью битов), а также оперативное запоминающее устройство (ОЗУ) 9а, 9b.

Блоки 7а, 7b совершенно независимо друг от друга принимают параллельные входные сигналы тока и напряжения.

Каждый микропроцессор 6а, 6b, принимающий сигналы с соответствующего блока 7а, 7b приема сигналов, соединен с соответствующим блоком 8а, 8b памяти и с соответствующим ОЗУ 9а, 9b.

ОЗУ 9а, 9b разделено на 2 банка памяти - рабочую память и тестируемую память, физически отделенных друг от друга.

Выход каждого микропроцессора 6а, 6b соединен с соответствующим каскадом 3а, 3b управления через последовательный канал 10а, 10b передачи.

Каскад 3а, 3b управления включает в себя демультиплексор 12а, 12b с одним входом и четырьмя выходами, который принимает сигнал, формируемый соответствующим микропроцессором 6а, 6b, и, в свою очередь, формирует четыре выходных сигнала OUT 1a/b, OUT 2a/b, OUT 3a/b, OUT 4a/b, каждый из которых управляет соответствующим маяком; а также схему 14а, 14b сравнения для побитового приема и сравнения соответствующих сигналов, формируемых первым и вторым трактами 1а, 1b.

Схема 14а, 14b сравнения осуществляет побитовое сравнение следующих последовательностей сигналов: OUT 1а и OUT 1b; OUT 2a и OUT 2b; OUT 3а и OUT 3b; OUT 4a и OUT 4b.

Результат побитового сравнения передается схемой 14а, 14b сравнения соответствующему микропроцессору 6а, 6b.

Первый оптрон 16 включен между выходами демультиплексора 12а и входами схемы 14b сравнения, а также между выходами демультиплексора 12b и входами схемы 14а сравнения, что исключает прямое прохождение электрических сигналов с первого тракта 1а на второй тракт 1b, обеспечивая таким образом их гальваническую изоляцию.

На фиг.2 показана структура схем 14а, 14b сравнения.

Схема 14а, 14b сравнения включает в себя четыре логические схемы 20а-20d ИСКЛЮЧАЮЩЕЕ ИЛИ, получающие соответственно сигналы OUT 1а и OUT 1b; OUT 2a и OUT 2b; OUT 3а и OUT 3b; OUT 4a и OUT 4b.

Схема 14а, 14b сравнения также включает в себя четыре счетчика 21a-21d ошибок и четыре определителя 22a-22d локализации ошибок. Каждый счетчик 21a-21d ошибок соединен с входом соответствующего определителя 22a-22d локализации ошибок, который формирует сигнал управления, передаваемый на соответствующий микропроцессор 6а, 6b.

На фиг.3 показана структура схемы 4 быстрого прерывания, включенной между выходом микропроцессора 6а и демультиплексором 12а первого тракта 1а.

Схема 4 быстрого прерывания включает в себя первую и вторую логические схемы 30, 31 И, логическую схему 32 ИЛИ, а также первый и второй пороговые компараторы 33, 34.

Первая логическая схема 30 И принимает по последовательному каналу 10а передачи выходной сигнал микропроцессора 6а и первый разрешающий сигнал EN1, формируемый микропроцессором 6b; вторая логическая схема 31 И принимает выходной сигнал микропроцессора 6а и второй разрешающий сигнал EN2, также формируемый микропроцессором 6b. Логическая схема 32 ИЛИ принимает соответственно выходные сигналы первой и второй логических схем 30, 31 И и формирует первый и второй сигналы C₁, C₂ сравнения, которые считываются микропроцессором 6b. Более конкретно, первый и второй сигналы C₁, C₂ сравнения соответственно являются результатом сравнения выходных сигналов первой и второй логических схем 30, 31 И с изменяющимся пороговым напряжением.

В зависимости от положения ключа 35, управляемого сигналом управления TSOG, подаваемым от микропроцессора 6b, пороговое напряжение может принимать первое (положительное) значение (V_th) либо второе (отрицательное) значение (-V_th), противоположное первому значению.

Передающий каскад 5 на выходе первого тракта 1а принимает выходные сигналы OUT1a, OUT2a, OUT3a, OUT4a демультиплексора 12а через промежуточный второй оптрон 17 и управляет четырьмя соответствующими маяками.

Устройство 1 передачи данных также включает в себя схему 18 обеспечения безопасности, которая получает разрешающий сигнал от каждого микропроцессора 6а, 6b через промежуточный третий оптрон 19, чтобы микропроцессоры 6а, 6b оставались гальванически изолированными.

Схема обеспечения безопасности 18 подает напряжение питания V_dc на второй оптрон 17

Устройство 1 передачи данных работает следующим образом.

Первый и второй тракты 1а и 1b (фиг.1) принимают входные сигналы, относящиеся к состоянию железнодорожного пути, независимо друг от друга.

Блоки 7а, 7b приема сигналов получают и передают значения напряжения и тока входных сигналов на соответствующие микропроцессоры 6а, 6b, на эти блоки также может быть подан эталонный сигнал для тестирования правильности функционирования каналов сбора данных.

Каждый микропроцессор 6а, 6b имеет доступ к двум физически разделенным (рабочему и тестируемому) банкам данных в ОЗУ 9а, 9b. Более конкретно, первоначально работает первый (рабочий) банк данных ОЗУ. Одновременно, второй (тестируемый) банк подвергается тестированию. Как только тестирование завершено, зона рабочей памяти копируется во второй, протестированный, банк; затем работать начинает второй банк, а первый подвергается тестированию. Иными словами, в процессе работы два указанных банка данных переключаются и функционируют/тестируются постоянно, без перерывов.

На основе данных, полученных с соответствующих блоков 7а, 7b приема сигналов, каждый микропроцессор 6а, 6b независимо выбирает подходящий блок данных из блока 8а, 8b памяти по заранее определенным (известным) внутренним правилам.

На основе входных данных известным способом формируют для каждого маяка соответствующий блок данных TG1, TG2, TG3, TG4, причем из этих четырех блоков данных TG1, TG2, TG3, TG4 формируют суммарный блок данных, включающий в себя несколько групп последовательных битов, причем каждая группа включает в себя биты одинаковой локализации в разных исходных блоках данных. Так, первая группа битов содержит первые биты из блоков данных TG1, TG2, TG3, TG4, вторая группа битов содержит вторые биты из блоков данных TG1, TG2, TG3, TG4 и так далее до самого конца блоков данных.

Сформированный таким образом суммарный блок данных передают через последовательный канал 10а, 10b передачи со скоростью, в четыре раза превышающей частоту, использующуюся для передачи данных на маяки.

С помощью одного последовательного канала передачи с временным мультиплексированием (уплотнением) можно управлять несколькими маяками (в приведенном примере - четырьмя) для непрерывной передачи данных на маяки.

Логическая схема синхронизации первого и второго микропроцессоров 6а, 6b синхронизирует передачу блоков данных по последовательным каналам передачи 10а, 10b при помощи обычного тактового сигнала.

Суммарный блок данных, формируемый микропроцессорами 6а, 6b, принимается соответствующими демультиплексорами 12а, 12b, которые распределяют биты каждой группы на соответствующие выходы OUT 1a/b, OUT 2a/b, OUT 3a/b, OUT 4a/b таким образом, чтобы соответствующие блоки данных TG1, TG2, TG3, TG4, передаваемые на соответствующие маяки, были восстановлены на каждом выходе OUT 1a/b, OUT 2a/b, OUT 3a/b, OUT 4a/b.

Демультиплексор 12а, 12b осуществляет данную операцию посредством последовательной логической синхронизации с тактовым сигналом, с которым данные передаются по последовательным каналам 10а, 10b передачи.

Четыре восстановленных блока данных на выходах OUT 1a/b, OUT 2a/b, OUT 3a/b, OUT 4a/b затем поступают на схемы 14а, 14b сравнения.

Схемы 14а, 14b сравнения осуществляют побитовое сравнение блоков данных TG1, TG2, TG3, TG4, передаваемых первым трактом 1а, а также блоков данных TG1, TG2, TG3, TG4, передаваемых вторым трактом 1b, с целью определения соответствия друг другу передаваемых данных.

При отсутствии дефектов в устройстве 1 передачи данных блоки данных, формируемые независимо друг от друга на основании одних и тех же входных сигналов микропроцессорами 6а, 6b, должны быть идентичными.

Как показано на фиг.2, биты, локализованные идентично в каждом из блоков данных TG1, TG2, TG3, TG4, формируемых двумя трактами 1а и 1b, сравниваются логическими схемами 20a-20d ИСКЛЮЧАЮЩЕЕ ИЛИ, которые, в случае равенства сравниваемых битов, формируют логический сигнал низкого уровня.

Выходной сигнал логических схем 20a-20d ИСКЛЮЧАЮЩЕЕ ИЛИ поступает на счетчики 21a-21d ошибок и определители 22a-22d локализации ошибок, которые запоминают соответственно количество обнаруженных ошибок и их локализацию в рамках передаваемого блока данных. Более конкретно, счетчики 21a, 21d ошибок увеличивают количество обнаруженных ошибок при каждом получении логического сигнала высокого уровня с выхода соответствующей логической схемы 20a-20d ИСКЛЮЧАЮЩЕЕ ИЛИ.

Данные, запоминаемые счетчиками 21a-21d ошибок и определителями 22a-22d локализации ошибок, затем подают на соответствующий микропроцессор 6а, 6b в виде сигналов управления с целью индикации, если они есть, ошибок передачи данных.

Каждый микропроцессор 6а, 6b получает сигналы управления, независимо сформированные соответствующими схемами сравнения 14а, 14b.

В случае если ошибок не обнаружено, блоки данных TG1, TG2, TG3, TG4 на четырех выходах OUT 1а, OUT 2a, OUT 3а, OUT 4a демультиплексора 12а через оптрон 17 поступают на передающий каскад 5 для управления соответствующими маяками.

На оптрон 17, разрешающий прохождение выходных данных, подается напряжение V_dc от схемы 18 обеспечения безопасности, которая приводится в действие сигналами разрешения, поступающими с микропроцессоров 6а, 6b.

И, наоборот, в случае обнаружения каких-либо ошибок передачи данных для предотвращения передачи на маяки ошибочных блоков данных, а также в целях предотвращения получения движущимися транспортными средствами кодированных потенциально опасных сообщений, предпринимаются следующие действия:

- первый микропроцессор 6а прерывает передачу данных по каналу 10а передачи;

- оба микропроцессора 6а, 6b прерывают передачу разрешающих сигналов на схему 18 обеспечения безопасности, прерывая таким образом подачу напряжения V_dc на оптрон 17 и делая невозможным прохождение блоков данных на передающий каскад 5;

- второй микропроцессор 6b активирует схему 4 быстрого прерывания, которая прерывает передачу данных с выхода микропроцессора 6а на вход демультиплексора 12а.

Схема быстрого прерывания 4 (фиг.3) функционирует следующим образом.

Второй микропроцессор 6b непрерывно подает на схему 4 быстрого прерывания разрешающие сигналы EN1 и EN2, которые, при безошибочной работе устройства 1 передачи данных, разрешают передачу данных через логическую схему 30 И (высокий логический уровень разрешающего сигнала EN1 и низкий логический уровень разрешающего сигнала EN2) или через логическую схему 31 И (высокий логический уровень разрешающего сигнала EN2 и низкий логический уровень разрешающего сигнала EN1). Выходы логических схем 30, 31 И соединены со входами логической схемы 32 ИЛИ, обеспечивая таким образом непрерывное прохождение данных на выход схемы быстрого прерывания.

При обнаружении ошибок, требующих прекращения передачи данных, второй микропроцессор 6b блокирует обе логические схемы 30, 31 И, придавая обоим разрешающим сигналам EN1 и EN2 низкий логический уровень.

Наличие двухвходовых логических схем 30, 31 И позволяет тестировать работу схемы 4 быстрого прерывания одновременно с передачей данных.

То есть, второй микропроцессор 6b попеременно разрешает передачу через логическую схему 30 И и отключает логическую схему 31 И, а затем разрешает передачу через логическую схему 31 И и отключает логическую схему 30 И.

Указанные проверки осуществляются вторым микропроцессором 6b путем запрашивания первого и второго сигналов C₁, C₂ сравнения с компараторов 33, 34.

Для этого микропроцессор 6b выполнен с возможностью размыкания ключа 35 (посредством управляющего сигнала TSOG) и изменения тем самым порога компараторов 33, 34, а также с возможностью проверки отключения выходов логических схем 30, 31 И.

При отключенной логической схеме 30 И проверка осуществляется путем считывания выходного сигнала C₁ соответствующего компаратора 33 наряду с изменением значения его входного порогового напряжения. На выходе логической схемы 30 И (отключенной) появляется, таким образом, опорное значение (например, нулевое), которое поступает на вход компаратора 33, на второй вход которого поступает положительное либо отрицательное пороговое напряжение (V_th, -V_th) так, что фактическое отключение логической схемы 30 И может определяться просто определением переключения выхода компаратора 33, а также изменением порогового напряжения.

То же применимо к определению фактического отключения логической схемы 31 И.

Устройство 1 передачи данных также предусматривает тестирование работы схем 14а, 14b сравнения, в частности выявление ошибок детекторов и запоминающих ячеек, одновременно с передачей блоков данных на маяки.

Микропроцессор 6b вводит в блок данных, передаваемый по последовательному каналу 10b передачи, последовательность ошибок в известном количестве и с заранее заданной локализацией в блоке данных.

Это возможно, если на маяки передают блоки данных, сформированные микропроцессором 6а, передаваемые по последовательному каналу 10а передачи и не содержащие ошибок.

Как только заданное число битов блока данных передано, каждый микропроцессор 6а, 6b независимо друг от друга проверяет, соответствует ли число и локализация запрограммированных ошибок (в рамках тестовой последовательности ошибок) числу и локализации обнаруженных ошибок.

Таким образом можно осуществлять тестирование правильности работы схем 14а, 14b сравнения, а в случае несоответствия обнаруженных ошибок - прерывать передачу блоков данных.

Преимущества данного изобретения указаны ниже.

В частности, при использовании двух независимых друг от друга гальванически изолированных трактов для независимого приема входных сигналов и формирования соответствующих блоков данных, а также двух независимых схем сравнения для сравнения и подтверждения соответствия двух блоков данных, значительно повышается степень достоверности передачи данных на маяки.

Устройство передачи данных согласно настоящему изобретению предусматривает три взаимодействующих способа скорейшего прерывания передачи данных при обнаружении каких-либо ошибок:

- прерывание передачи данных по выходному последовательному каналу;

- включение схемы быстрого прерывания,

- отключение схемы обеспечения безопасности для прекращения подачи напряжения питания на выходной оптрон, а следовательно, и передачи данных на маяки.

Более того, благодаря соответствующему построению схемы устройство передачи данных осуществляет непрерывное тестирование своего функционирования, не прерывая при этом передачу данных на маяки.

Таким образом, тестируется функционирование блоков приема входных сигналов, рабочей памяти ОЗУ микропроцессора, схем сравнения и определения ошибок передачи, а также схемы быстрого прерывания.

В описанное выше изобретение могут вноситься изменения, не выходящие за пределы настоящего изобретения, определенного в прилагаемой формуле изобретения.

В частности, для отбора передаваемых блоков данных, основанных на состоянии железнодорожного пути, может быть использовано иное устройство.

В этом случае на устройство передачи данных может непосредственно подаваться маркер, показывающий поле в соответствующем блоке памяти, содержащее блок данных, предназначенный для передачи.

Несмотря на то, что описанный пример относится к устройствам передачи, управляющим четырьмя маяками, при использовании различных электронных устройств (например, демультиплексора с большим числом выходов) можно управлять большим числом маяков.

Устройство (1) для достоверной передачи данных на железнодорожные маяки включает независимые и гальванически изолированные друг от друга первый и второй тракты (1a, 1b), каждый из которых включает в себя каскад (2а, 2b) выбора сигнала. Каскад содержит микропроцессор (6а, 6b) и принимает информационные сигналы, отражающие состояние участка железнодорожного пути, а также формирующий по меньшей мере один блок данных для передачи на маяк. Каскад (3а, 3b) управления сравнивает блоки данных, формируемые первым и вторым трактами (1а, 1b), для разрешения/запрещения передачи данных на маяк. Первый тракт (1а) содержит, кроме того, каскад (4, 5, 17) разрешения передачи, позволяющий в случае положительного результата сравнения, осуществленного каскадом (3а, 3b) управления, передачу на маяк блока данных, сформированного первым трактом (1а). Изобретение направлено на обеспечение безопасного и достоверного выбора и передачи на маяки блока данных. 10 з.п. ф-лы, 3 ил.

1. Устройство (1) для достоверной передачи данных, характеризующееся тем, что оно содержит независимые и гальванически изолированные друг от друга первый и второй тракты (1a, 1b), каждый из которых содержит содержащий микропроцессор (6а, 6b) каскад (2а, 2b) выбора сигнала, выполненный с возможностью получения информационных сигналов относительно состояния участка железнодорожного пути и формирования по меньшей мере одного блока данных для передачи на маяк, а также каскад (3а, 3b) управления, выполненный с возможностью сравнения блоков данных, формируемых первым и вторым трактами (1а, 1b), для включения или отключения передачи данных на маяк, при этом указанный первый тракт (1а) также содержит каскад (4, 5, 17) разрешения передачи, выполненный с возможностью разрешения передачи на маяк блока данных, сформированного указанным первым трактом (1а), в случае положительного результата сравнения, осуществленного указанным каскадом (3а, 3b) управления.

2. Устройство по п.1, отличающееся тем, что указанный каскад (4, 5, 17) разрешения передачи содержит схему (4) быстрого прерывания, включенную между выходом указанного микропроцессора (6а) и указанным каскадом (3а) управления указанного первого тракта (1а), причем указанная схема (4) быстрого прерывания препятствует прохождению указанного блока данных в случае отрицательного результата сравнения, осуществленного указанным каскадом (3а, 3b) управления.

3. Устройство по п.2, отличающееся тем, что указанная схема (4) быстрого прерывания содержит первую и вторую логические схемы (30, 31) И, каждая из которых имеет первый вход (10а) для приема указанного блока данных и второй вход для приема разрешающего сигнала (EN1, EN2) с микропроцессора (6b) второго тракта (1b), и логическую схему (32) ИЛИ, принимающую выходные сигналы указанных логических схем (30, 31) И, при этом оба указанных разрешающих сигнала (EN1, EN2) принимают низкие значения при отрицательном результате сравнения, осуществленного указанным каскадом (3а, 3b) управления.

4. Устройство по п.3, отличающееся тем, что указанная схема быстрого прерывания (4) содержит также первый и второй пороговые компараторы (33, 34), на которые подаются выходные сигналы соответственно указанных первой и второй логических схем (30, 31) И, а также пороговое напряжение (V_th, -V_th), изменяющееся в соответствии с управляющим сигналом (TSOG), формируемым микропроцессором (6b) указанного второго тракта (1b), причем указанные первый и второй компараторы (33, 34) формируют соответствующие сигналы сравнения (C₁, C₂), которые подаются на микропроцессор (6а) указанного первого тракта (1а) для проверки правильности функционирования указанной схемы быстрого прерывания (4).

5. Устройство по п.1, отличающееся тем, что указанный каскад (4, 5, 17) разрешения передачи содержит оптрон (17), включенный между каскадом (3а) управления указанного первого тракта (1а) и указанным маяком, причем указанный оптрон (17) взаимодействует со схемой обеспечения безопасности (18), принимающей сигналы микропроцессоров (6а, 6b) указанных первого и второго трактов (1а, 1b) для блокировки указанного оптрона (17) в случае отрицательного результата сравнения, осуществленного указанным каскадом (3а, 3b) управления.

6. Устройство по п.1, отличающееся тем, что указанный микропроцессор (6а) указанного первого тракта (1а) прерывает формирование блоков данных в случае отрицательного результата сравнения, осуществленного указанным каскадом (3а, 3b) управления.

7. Устройство по п.1, отличающееся тем, что указанный каскад (3а, 3b) управления содержит, по меньшей мере, одну логическую схему (20a-20d) ИСКЛЮЧАЮЩЕЕ ИЛИ, принимающую блоки данных, сформированные соответственно микропроцессорами (6а, 6b) первого и второго трактов (1а, 1b), счетчик (21a-21d) ошибок с входом, соединенным с выходом указанной логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ (20a-20d), определитель (22a-22d) локализации ошибок со входом, соединенным с выходом указанного счетчика (21a-21d) ошибок, формирующий сигнал управления, который подается на соответствующий микропроцессор (6а, 6b).

8. Устройство по п.7, отличающееся тем, что на указанный счетчик (21a-21d) ошибок и указанный определитель (22a-22d) локализации ошибок подается тестовая последовательность ошибок для проверки правильности функционирования указанного каскада (3а, 3b) управления.

9. Устройство по п.8, отличающееся тем, что указанная тестовая последовательность ошибок вводится в блок данных, сформированный микропроцессором (6b) указанного второго тракта (1b).

10. Устройство по п.1, отличающееся тем, что указанный каскад (2а, 2b) выбора сигнала формирует несколько блоков данных для передачи на соответствующие маяки и суммарный блок данных, содержащий несколько групп последовательных битов, каждая из которых включает в себя биты, расположенные соответствующим образом в различных блоках данных, а указанный каскад (3а, 3b), включает в себя демультиплексор (12а, 12b), который получает указанный суммарный блок данных и передает указанные различные биты каждой группы на соответствующие выходы (OUT 1a/b, OUT 2a/b, OUT 3a/b, OUT 4a/b) таким образом, чтобы на каждом выходе (OUT 1a/b, OUT 2a/b, OUT 3a/b, OUT 4a/b) был восстановлен соответствующий блок данных.

11. Устройство по п.10, отличающееся тем, что схема (4) быстрого прерывания включена между выходом указанных микропроцессора (6а) и демультиплексором (12) указанного первого тракта (1а) и препятствует прохождению указанного блока данных в случае отрицательного результата сравнения, осуществленного указанным каскадом (3а, 3b) управления.