Устройство деления модулярных чисел Российский патент 2017 года по МПК G06F7/72 

Изобретение относится к вычислительным модулярным системам и предназначено для выполнения деления чисел, представленных в системе остаточных классов (СОК).

В СОК целое число представляется в виде остатков отделения на набор модулей, а арифметические операции над числами заменяются на операции над остатками. Выполнение операций происходит параллельно без межразрядных переносов, что позволяет очень быстро реализовать сложение, вычитание и умножение. Однако операция деления является трудоемкой и требует разработки новых архитектур вычисления и аппаратных реализаций.

Известна нейронная сеть основного деления модулярных чисел (патент па изобретение RU №2400813, опубликован 27.09.2010). Недостатком устройства является большой объем оборудования и невозможность работы с отрицательными числами. Известная нейронная сеть предназначена для деления модулярных чисел в случае, когда в качестве делителя используется целое положительное число, попарно простое с модулями СОК p₁,p₂,…,p_n, либо целое положительное число, представляющее собой произведение чисел, попарно простых с p_i. Для выполнения этого условия возникает необходимость нахождения приблизительного делителя путем использования обобщенной позиционной системы счисления (ОПСС). Для нахождения приблизительного делителя необходимо дополнительное оборудование и время.

Известно устройство для основного деления модулярных чисел в формате системы остаточных классов (патент на изобретение RU №2559772, опубликован 10.08.2015). Недостатком данного устройства является большой объем оборудования и необходимость перевода чисел из основной СОК во вспомогательную СОК.

Наиболее близким к данному устройству, выбранным в качестве прототипа, является устройство для основного деления модулярных чисел (патент на изобретение RU №2559771, опубликован 10.08.2015), содержащее входы делимого и делителя (обозначенные в прототипе как входные шины делимого и делителя), которые подают делимое непосредственно, а делитель через схему умножения, либо через мультиплексор на вход схемы сравнения модулярных чисел (в данном изобретении функции схемы сравнения выполняет блок вычисления позиционных характеристик), выходы которой реализуют вычислительную модель а<b, a>b или а=b, где а - делимое, b - делитель; управляющие выходы схемы сравнения а<b, а>b соединены со схемой управления, выходы которой соединены с адресными входами мультиплексора, входами управления счетчика, регистров сдвига и хранения, сумматоров частного, делителя и вычитателя, а также с одним из входов ключей, вторые входы которых соединены с выходом памяти, входы которой соединены с регистром сдвига, а выход а=b схемы сравнения соединен со входом сумматора частного, помещая в пего «единицу», а информационные выходы соединены со схемами сумматоров делимого и делителя, выходы которого соединены регистром сдвига влево, выход которого соединен со счетчиком определения высшей степени аппроксимационного ряда частного, выход счетчика соединен с адресными входами памяти, выходы которой через схему ключей и запрет подают на вход сумматора частного степень члена ряда, входящего в уточненный член ряда частного и на вход схемы умножения высшей степени ряда на делитель, выход которой через мультиплексор соединен со схемой сравнения, выходы которой соединены с сумматорами делимого и делителя; выход сумматора делителя соединен со входом регистра сдвига вправо, выход которого соединен со схемой вычитателя, на второй вход которого подключен выход сумматора делимого, выход вычитателя соединен с регистром хранения остатка при вычитании из делимого членов ряда частного, выход которого соединен через сумматор делимого с вычитателем, выход которого соединен со схемой запрета, выходы которой соединены с регистром хранения остатка при вычитании из делимого членов ряда частного и схемой сумматора частного.

Недостатком данного изобретения является ограниченные функциональные возможности, связанные с невозможностью работы с отрицательными числами.

Техническим результатом является расширение функциональных возможностей, а именно возможность выполнения деления с отрицательными числами, представленными в системе остаточных классов.

Данный технический результат достигается тем, что в устройство деления модулярных чисел, содержащее входы делимого и делителя, выход вывода частного, блок вычисления позиционных характеристик, регистр сдвига, счетчик, память хранения степеней «2» в системе остаточных классов (СОК), причем первый выход регистра сдвига соединен одновременно с первым входом счетчика и первым входом памяти хранения степеней «2» в СОК, второй вход которой соединен с первым выходом счетчика, введены входы тактового импульса и глобального сброса, элемент ИЛИ, блок уточнения аппроксимационного ряда, блок вывода частного, вход тактового импульса соединен с третьим входом блока вычисления позиционных характеристик, с первым входом блока уточнения аппроксимационного ряда и пятым входом блока вывода частного, первый выход которого соединен со вторым входом элемента ИЛИ, первый вход которого соединен со входом глобального сброса; выход элемента ИЛИ соединен с четвертым входом блока вычисления позиционных характеристик, вторым входом блока уточнения аппроксимационного ряда и четвертым входом блока вывода частного, второй выход которого является выходом вывода частного, шестой и седьмой входы блока вывода частного соединены соответственно с первым и вторым выходами блока уточнения аппроксимационного ряда, третий и четвертый входы которого соединены с пятым и четвертым выходами блока вычисления позиционных характеристик, первый, второй и третий выходы которого соединены с первым, вторым и третьим входами блока вывода частного, а первый и второй входы блока вычисления позиционных характеристик соединены с входом делимого и входом делителя соответственно, причем блок позиционных характеристик состоит из регистра делимого, регистра делителя, n инверторов делимого блока вычисления позиционных характеристик, где n - количество модулей СОК, n инверторов делителя блока вычисления позиционных характеристик, 2n регистров хранения модуля p_i; где i=1,…,n, 2n регистров хранения коэффициента k_i, n сумматоров делимого блока вычисления позиционных характеристик, n сумматоров делителя блока вычисления позиционных характеристик, n первых умножителей делимого, n вторых умножителей делимого, n первых умножителей делителя, n вторых умножителей делителя, сумматора значения F (А), сумматора значения F (-А), сумматора значения F (В), сумматора значения F(-B), регистра хранения значения F (А), регистра хранения значения F (-А), регистра хранения значения F (В), регистра хранения значения F (-В), элемента XOR, мультиплексора делимого, мультиплексора делителя и блока сравнения, где первый вход регистра делимого связан со входом делимого, второй и третий входы связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, 1-й выход соединен со входом 1-го инвертора делимого блока вычисления позиционных характеристик и вторым входом 1-го умножителя положительного делимого, первый вход которого связан с выходом регистра хранения коэффициента k₁, подключенного одновременно ко второму входу 1-го умножителя отрицательного делимого, первый вход которого соединен с выходом 1-го сумматора делимого блока вычисления позиционных характеристик, на третий вход которого постоянно подается значение логической единицы, второй вход соединен с выходом 1-го инвертора делимого блока вычисления позиционных характеристик, первый вход подключен к выходу регистра хранения модуля р₁, 2-й выход регистра делимого соединен со входом 2-го инвертора делимого блока вычисления позиционных характеристик и вторым входом 2-го умножителя положительного делимого, первый вход которого связан с выходом регистра хранения коэффициента k₂, подключенного одновременно ко второму входу 2-го умножителя отрицательного делимого, первый вход которого соединен с выходом 2-го сумматора делимого блока вычисления позиционных характеристик, на третий вход которого постоянно подается значение логической единицы, второй вход соединен с выходом 2-го инвертора делимого блока вычисления позиционных характеристик, первый вход подключен к выходу регистра хранения модуля р₂, аналогичные связи по остальным выходам регистра делимого, наконец, n-й выход регистра делимого соединен со входом n-го инвертора делимого блока вычисления позиционных характеристик и вторым входом n-го умножителя положительного делимого, первый вход которого связан с выходом регистра хранения коэффициента k_n, подключенного одновременно ко второму входу n-го умножителя отрицательного делимого, первый вход которого соединен с выходом n-го сумматора делимого блока вычисления позиционных характеристик, на третий вход которого постоянно подается значение логической единицы, второй вход соединен с выходом n-го инвертора делимого блока вычисления позиционных характеристик, первый вход подключен к выходу регистра хранения модуля p_n, выход 1-го умножителя положительного делимого подключен к 1-му входу сумматора значения F (А), выход 2-го умножителя положительного делимого подключен ко 2-му входу сумматора значения F (А), и так далее, наконец, выход n-го умножителя положительного делимого подключен к n-му входу сумматора значения F (А), выход 1-го умножителя отрицательного делимого подключен к 1-му входу сумматора значения F(-A), выход 2-го умножителя отрицательного делимого подключен ко 2-му входу сумматора значения F(-A), и так далее, наконец, выход n-го умножителя отрицательного делимого подключен к n-му входу сумматора значения F (-А), первый вход регистра делителя связан со входом делителя, второй и третий входы связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, 1-й выход соединен со входом 1-го инвертора делителя блока вычисления позиционных характеристик и вторым входом 1-го умножителя положительного делителя, первый вход которого связан с выходом регистра хранения коэффициента k₁, подключенного одновременно ко второму входу 1-го умножителя отрицательного делителя, первый вход которого соединен с выходом 1-го сумматора делителя блока вычисления позиционных характеристик, на третий вход которого постоянно подается значение логической единицы, второй вход соединен с выходом 1-го инвертора делителя блока вычисления позиционных характеристик, первый вход подключен к выходу регистра хранения модуля 2-й выход регистра делителя соединен со входом 2-го инвертора делителя блока вычисления позиционных характеристик и вторым входом 2-го умножителя положительного делителя, первый вход которого связан с выходом регистра хранения коэффициента к₂, подключенного одновременно ко второму входу 2-го умножителя отрицательного делителя, первый вход которого соединен с выходом 2-го сумматора делителя блока вычисления позиционных характеристик, па третий вход которого постоянно подается значение логической единицы, второй вход соединен с выходом 2-го инвертора делителя блока вычисления позиционных характеристик, первый вход подключен к выходу регистра хранения модуля р₂, аналогичные связи по остальным выходам регистра делителя, наконец, n-й выход регистра делителя соединен со входом n-го инвертора делителя блока вычисления позиционных характеристик и вторым входом n-го умножителя положительного делителя, первый вход которого связан с выходом регистра хранения коэффициента k_n, подключенного одновременно ко второму входу n-го умножителя отрицательного делителя, первый вход которого соединен с выходом n-го сумматора делителя блока вычисления позиционных характеристик, на третий вход которого постоянно подается значение логической единицы, второй вход соединен с выходом n-го инвертора делителя блока вычисления позиционных характеристик, первый вход подключен к выходу регистра хранения модуля p_n, выход 1-го умножителя положительного делителя подключен к 1-му входу сумматора значения F(B), выход 2-го умножителя положительного делителя подключен ко 2-му входу сумматора значения F(B), и так далее, наконец, выход n-го умножителя положительного делителя подключен к n-му входу сумматора значения F(B), выход 1-го умножителя отрицательного делителя подключен к 1-му входу сумматора значения F (-В), выход 2-го умножителя отрицательного делителя подключен ко 2-му входу сумматора значения F (-В), и так далее, наконец, выход n-го умножителя отрицательного делителя подключен к n-му входу сумматора значения F (-В), выход которого подключен к первому входу регистра хранения значения F (-В), второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, выход соединен с первым входом мультиплексора делителя, второй вход которого соединен с выходом регистра хранения значения F(B), второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход подключен к первому выходу сумматора значения F (В), второй выход которого одновременно соединен со вторым входом элемента XOR и управляющим входом мультиплексора делителя, выход которого является четвертым выходом блока вычисления позиционных характеристик и подключен к четвертому входу блока уточнения аппроксимационного ряда, а также подключен ко второму входу блока сравнения, первый вход которого соединен с пятым выходом блока вычисления позиционных характеристик и подключен к третьему входу блока уточнения аппроксимационного ряда, и является выходом мультиплексора делимого, управляющий вход которого соединен с первым входом элемента XOR и вторым выходом сумматора значения F(A), первый выход которого соединен с первым входом регистра хранения значения F(A), второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, а выход соединен со вторым входом мультиплексора делимого, первый вход которого подключен к выходу регистра хранения значения F(-A), второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход подключен к выходу сумматора значения F(-A), выход элемента XOR является первым выходом блока вычисления позиционных характеристик и подключен к первому входу блока вывода частного, второй и третий входы которого соединены с первым и вторым выходами блока сравнения соответственно; блок уточнения аппроксимационного ряда содержит регистр сдвига, счетчик, регистр хранения , регистр хранения уменьшаемого, мультиплексор выбора уменьшаемого, инвертор блока уточнения аппроксимационного ряда, память хранения степеней «2» в СОК, сумматор блока уточнения аппроксимационного ряда, мультиплексор выбора следующего уменьшаемого, элемент НЕ, элемент И, причем первый вход регистра сдвига соединен с четвертым выходом блока вычисления позиционных характеристик, второй и третий входы связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, четвертый вход соединен с первым выходом счетчика, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, второй выход является вторым выходом блока уточнения аппроксимационного ряда и соединен с седьмым входом блока вывода частного, первый выход счетчика подключен также к управляющему входу мультиплексора выбора уменьшаемого, второй вход которого соединен с выходом регистра хранения , второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход соединен с пятым выходом блока вычисления позиционных характеристик, первый вход мультиплексора выбора уменьшаемого соединен с выходом регистра хранения уменьшаемого, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход подключен к выходу мультиплексора выбора следующего уменьшаемого, первый вход которого соединен с выходом мультиплексора выбора уменьшаемого, который одновременно соединен с первым входом сумматор блока, уточнения аппроксимационного ряда, второй вход которого соединен с выходом инвертора блока уточнения аппроксимационного ряда, вход которого соединен со вторым выходом регистра сдвига, второй вход мультиплексора выбора следующего уменьшаемого соединен с первым выходом сумматора блока уточнения аппроксимационного ряда, второй выход которого подключен одновременно к управляющему входу мультиплексора выбора следующего уменьшаемого и входу элемента НЕ, выход которого подключен ко второму входу элемента И, первый вход которого соединен с выходом памяти хранения степеней «2» в СОК, а выход соединен с шестым входом блока вывода частного, состоящего из элемента ИЛИ блока вывода частного, элемента задержки, удерживающего регистра, n регистров хранения остатка по модулю p_i, n сумматоров по модулю p_i, n мультиплексоров по модулю p_i, n регистров хранения суммы по модулю p_i, n инверторов блока вывода частного, n регистров хранения модуля p_i, n сумматоров блока вывода частного, n регистров хранения обратного значения суммы по модулю p_i, n мультиплексоров выбора суммы, удерживающий регистр знака, регистр хранения суммы в СОК, регистр хранения значения «1», регистр хранения значения «-1», мультиплексор равенства абсолютных величии делимого и делителя, мультиплексор вывода частного, регистр хранения частного, при этом первый выход блока уточнения аппроксимационного ряда соединен с первым входом регистра хранения остатка по модулю p₁, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, а выход соединен с первым входом сумматора по модулю р₁, выход которого соединен с информационным входом демультиплексора по модулю р₁, управляющий вход которого подключен ко второму выходу блока уточнения аппроксимационного ряда, а второй выход соединен со вторым входом сумматора по модулю p₁, первый выход подключен одновременно ко входу 1-го инвертора, блока вывода частного и первому входу регистра хранения суммы по модулю р₁, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, выход соединен с первым входом 1-го мультиплексора выбора суммы, второй вход которого соединен с выходом регистра хранения обратного значения суммы по модулю p₁, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход соединен с выходом 1-го сумматора блока вывода частного, на третий вход которого постоянно подается логическая единица, второй вход соединен с выходом регистра хранения модуля р₁, первый вход соединен с выходом 1-го инвертора блока вывода частного, первый выход блока уточнения аппроксимационного ряда соединен с первым входом регистра хранения остатка по модулю р₂, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, а выход соединен с первым входом сумматора по модулю p₂, выход которого соединен с информационным входом демультиплексора по модулю p₂, управляющий вход которого подключен ко второму выходу блока уточнения аппроксимационного ряда, а второй выход соединен со вторым входом сумматора по модулю p₂, первый выход подключен одновременно ко входу 2-го инвертора блока вывода частного и первому входу регистра хранения суммы по модулю р₂, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, выход соединен с первым входом 2-го мультиплексора выбора суммы, второй вход которого соединен с выходом регистра хранения обратного значения суммы по модулю p₂, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход соединен с выходом 2-го сумматора блока вывода частного, на третий вход которого постоянно подается логическая единица, второй вход соединен с выходом регистра хранения модуля р₂, первый вход соединен с выходом 2-го инвертора блока вывода частного, аналогично первый выход блока уточнения аппроксимационного ряда соединен с первыми входами регистров хранения остатка по модулю p_i, и так далее, наконец, первый выход блока уточнения аппроксимационного ряда соединен с первым входом регистра хранения остатка по модулю p_n, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, а выход соединен с первым входом сумматора по модулю p_n, выход которого соединен с информационным входом демультиплексора по модулю p_n, управляющий вход которого подключен ко второму выходу блока уточнения аппроксимационного ряда, а второй выход соединен со вторым входом сумматора по модулю p_n, первый выход подключен одновременно ко входу n-го инвертора блока вывода частного и первому входу регистра хранения суммы по модулю p_n, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, выход соединен с первым входом n-го мультиплексора выбора суммы, второй вход которого соединен с выходом регистра хранения обратного значения суммы по модулю p_n, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход соединен с выходом n-го сумматора блока вывода частного, на третий вход которого постоянно подается логическая единица, второй вход соединен с выходом регистра хранения модуля p_n, первый вход соединен с выходом n-го инвертора блока вывода частного, первый выход блока вычисления позиционных характеристик соединен с первым входом удерживающего регистра знака, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, выход одновременно подключен к управляющим входам мультиплексоров выбора суммы и управляющему входу мультиплексора равенства абсолютных величин делимого и делителя, первый вход которого соединен с выходом регистра хранения значения второй вход подключен к регистру хранения значения «1», а выход к первому входу мультиплексора выбора частного, второй вход которого подключен к выходу регистра хранения суммы в СОК, n+1-й и n+2-й входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, а входы с 1-го по n-й соединены с выходами мультиплексоров выбор f суммы с 1-го по n-й соответственно, управляющий вход мультиплексора вывода частного соединен с выходом удерживающего регистра, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход соединен со вторым выходом блока сравнения, который одновременно подключен ко второму входу элемента ИЛИ блока вывода частного, первый вход которого соединен с первым выходом блока сравнения, а выход соединен со входом элемента задержки, выход которого соединен со вторым входом элемента ИЛИ, выход мультиплексора вывода частного соединен с первым входом регистра хранения частного, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, а выход соединен с выходом вывода частного.

Данное устройство деления модулярных чисел поясняется фигурами 1-4. На фигуре 1 представлен общий вид устройства деления модулярных чисел, которое содержит вход тактового импульса 1, вход глобального сброса 2, вход делимого 3, вход делителя 4, элемент ИЛИ 5, блок вычисления позиционных характеристик 6, блок уточнения аппроксимационного ряда 7, блок вывода частного 8 и выход вывода частного 9.

На фигуре 2 показан блок вычисления позиционных характеристик 6, который содержит регистр делимого 10, n инверторов делимого 11.1-11.n блока вычисления позиционных характеристик, n регистров хранения модуля p_i 12.1-12.n, где i=1,…, n, n регистров хранения коэффициента k_i 13.1-13.n, n сумматоров делимого 14.1-14.n блока вычисления позиционных характеристик 6, n умножителей отрицательного делимого 15.1-15.n, n умножителей положительного делимого 16.1-16.n, сумматор значения F (А) 17, сумматор значения F (-А) 18, регистр хранения значения F (-А) 19, регистр хранения значения F (А) 20, регистр делителя 21, n инверторов делителя 22.1-22.n блока вычисления позиционных характеристик, n регистров хранения модуля p_i 23.1-23.n, n регистров хранения коэффициента k_i 24.1-24.n, n сумматоров делителя 25.1-25.n блока вычисления позиционных характеристик 6, n умножителей отрицательного делителя 26.1-26.n, n умножителей положительного делителя 27.1-27.n, сумматор значения F (В) 28, сумматор значения F{(- B) 29, регистр хранения значения F(- B) 30, регистр хранения значения F (В) 31, элемент XOR 32, мультиплексор делимого 33, мультиплексор делителя 34, блок сравнения 35.

На фигуре 3 показан блок уточнения аппроксимационного ряда 7, который содержит регистр сдвига 36, счетчик 37, регистр хранения 38, регистр хранения уменьшаемого 39, мультиплексор выбора уменьшаемого 40, инвертор 41 блока уточнения аппроксимационного ряда 7, память хранения степеней «2» в СОК 42, сумматор 43 блока уточнения аппроксимационного ряда 7, мультиплексор выбора следующего уменьшаемого 44, элемент НЕ 45, элемент И 46.

На фигуре 4 показан блок вывода частного, состоящий из элемента ИЛИ 47 блока вывода частного 8, элемента задержки 48, удерживающего регистра 49, n регистров хранения остатка по модулю p_i 50.1-50.n, n сумматоров по модулю p_i 51.1-51.n, n демультиплексоров по модулю p_i 52.1-52.n, га регистров хранения суммы по модулю p_i 53.1-53.n, n инверторов 54.1-54.n блока вывода частного 8, n регистров хранения модуля p_i 55.1-55.n, n сумматоров 56.1-56.n блока вывода, частного 8, n регистров хранения обратного значения суммы по модулю p_i 57.1-57.n, n мультиплексоров выбора суммы 58.1-58.n, удерживающего регистра знака 59, регистра хранения суммы в СОК 60, регистра хранения значения «1» 61, регистра хранения значения «-1» 62, мультиплексора равенства абсолютных величии делимого и делителя 63, мультиплексора вывода частного 64, регистра хранения частного 65.

Тактовый импульс, необходимый для управления работой регистров и счетчиков, со входа тактового импульса 1 поступает на третий вход блока, вычисления позиционных характеристик 6, па первый вход блока уточнения аппроксимационного ряда 7 и на пятый вход блока вывода частного 8.

Сигнал глобального сброса со входа глобального сброса 2 поступает на первый вход элемента ИЛИ 5, на второй вход которого с первого выхода блока вывода частного 8 поступает сигнал прерывания деления, который формируется при . С выхода элемента ИЛИ 5 сигнал сброса поступает на четвертый вход блока вычисления позиционных характеристик 6, на второй вход блока уточнения аппроксимационного ряда 7 и на четвертый вход блока вывода частного 8.

Значения делимого А и делителя В, представленные в СОК по модулям p₁,р₂,…,p_n, поступают со входа делимого 3 и входа делителя 4 па первый и второй входы блока вычисления позиционных характеристик 6 соответственно.

Для корректного выполнения деления необходимо производить вычисления над абсолютными значениями, но поскольку определение знака в СОК без дополнительных действий невозможно, блок вычисления позиционных характеристик 6 находит одновременно значения F (А) и F(-A), F (В) и F(-B). В процессе вычисления и происходит определение знаков делимого А и делителя В, которые участвуют в вычислении знака частного Q, который подается с первого выхода блока вычисления позиционных характеристик 6 на первый вход блока вывода частного 8. На основе определения знаков делимого А и делителя В блок вычисления позиционных характеристик 6 выбирает необходимые значения и , которые с пятого и четвертого выходов блока вычисления позиционных характеристик 6 соответственно поступают на третий и четвертый входы блока уточнения аппроксимационного ряда 7. Также на основе значений и происходит вычисления значений неравенств и , которые со второго и третьего выходов блока вычисления позиционных характеристик 6 соответственно поступают на второй и третий входы блока вывода частного 8.

Блок уточнения аппроксимационного ряда 7 вычисляет степени «2», которые входят в представление по основанию «2» частного Q и отправляет их с первого выхода блока уточнения аппроксимационного ряда 7 на шестой вход блока вывода частного 8. На второй выход блока уточнения аппроксимационного ряда 7 подается сигнал окончания работы регистра сдвига 36, который сигнализирует о том, что все степени «2», входящие в представление частного Q, проверены. Данный сигнал поступает на седьмой вход блока вывода частного 8.

Блок вывода частного 8 суммирует степени «2», поступающие на шестой вход и выдает их на второй вход блока вывода частного 8, который является выходом вывода частного 9 и содержит значение частного Q. В случае поступления на второй вход блока вывода частного 8 сигнала на первый выход блока вывода частного 8 подается сигнал сброса, который приводит к появлению на выходе вывода частного 9 значения «0». В случае поступления на третий вход блока вывода частного 8 сигнала па первый выход блока вывода частного 8 подается сигнал сброса, который сбрасывает значения регистров и счетчиков, на выход вывода частного 9 подается значения «±1» в зависимости от значения знака частного с первого входа блока вывода частного 8.

Значение делимого А со входа делимого 3 поступаю па первый вход регистра делимого 10, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса со входа тактового импульса 1 и выхода элемента ИЛИ 5 соответственно. Значения остатков по каждому модулю a_i=A mod p_i поступают па соответствующие n выходов регистра делимого 10, где р₁, р₂,…, р_i,…,p_n - модули СОК.

Остаток а₁ по первому модулю с первого выхода регистра делимого 10 поступает одновременно на вход 1-го инвертора делимого 11.1 блока вычисления позиционных характеристик 6 и второй вход 1-го умножителя положительного делимого 16.1, инвертированное значение с выхода 1-го инвертора делимого 11.1 поступает па второй вход 1-го сумматора делимого 14.1 блока вычисления позиционных характеристик 6, па первый вход которого с выхода регистра хранения модуля p₁ 12.1 поступает значение модуля p₁, а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения -a₁. Значение с выхода 1-го сумматора делимого 14.1 блока вычисления позиционных характеристик 6 поступает на первый вход 1-го умножителя отрицательного делимого 15.1. на второй вход которого поступает значение коэффициента k₁ с регистра хранения коэффициента k₁ 13.1, которое одновременно подается и на первый вход 1-го умножителя положительного делимого 16.1.

Аналогичные операции происходят с каждым остатком a_i по модулю p_i. Наконец, остаток a_n по n-му модулю с n-го выхода регистра делимого 10 поступает одновременно на вход n-го инвертора делимого 11.n блока вычисления позиционных характеристик 6 и второй вход n-го умножителя положительного делимого 16.n, инвертированное значение с выхода n-го инвертора делимого 11.n поступает на второй вход n-го сумматора делимого 14.n блока вычисления позиционных характеристик 6, на первый вход которого с выхода регистра хранения модуля p_n 12.n поступает значение модуля p_n, а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения - a_n.. Значение с выхода n-го сумматора делимого 14.n блока вычисления позиционных характеристик 6 поступает на первый вход n-го умножителя отрицательного делимого 15.n, на второй вход которого поступает значение коэффициента k_n с регистра хранения коэффициента k_n 13.n, которое одновременно подается и на первый вход n-го умножителя положительного делимого 16.n.

Далее значения с умножителей отрицательного делимого 15.1-15.n поступают на сумматор значения F(-A) 18, откуда данные подаются на первый вход регистра хранения значения F (-А) 19, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса, откуда данные поступают на первый вход мультиплексора делимого 33; значения с умножителей положительного делимого 16.1-16.n поступают на сумматор значения F (А) 17, с первого выхода которого данные подаются на первый вход регистра хранения значения F (А) 20, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса, а с выхода данные поступают на второй вход мультиплексора делимого 33; со второго выхода сумматора значения F (А) 17 значение знака поступает на управляющий вход мультиплексора делимого 33 и первый вход элемента XOR 32. В зависимости от знака F (А) мультиплексор делимого 33 подает с первого или второго входа значение на выход мультиплексора делимого 33, которое поступает на пятый выход блока вычисления позиционных характеристик 6 и на первый вход блока сравнения 35.

Значение делителя В со входа делителя 4 поступаю на первый вход регистра делителя 21, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса. Значения остатков по каждому модулю b_i=В mod p_i поступают на соответствующие n выходов регистра делителя 21, где p₁, p₂, …, p_n - модули СОК.

Остаток b₁ по первому модулю с первого выхода регистра делителя 21 поступает одновременно на вход 1-го инвертора делителя 22.1 блока вычисления позиционных характеристик 6 и второй вход 1-го умножителя положительного делителя 27.1, инвертированное значение с выхода 1-го инвертора делителя 22.1 блока вычисления позиционных характеристик 6 поступает на второй вход 1-го сумматора делителя 25.1 блока вычисления позиционных характеристик 6, на первый вход которого с выхода регистра хранения модуля p₁ 23.1 поступает значение модуля p₁, а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения -b₁. Значение с выхода 1-го сумматора делителя 25.1 блока вычисления позиционных характеристик 6 поступает на первый вход 1-го умножителя отрицательного делителя 26.1, на второй вход которого поступает значение коэффициента k₁ с регистра хранения коэффициента k₁ 24.1, которое одновременно подается и на первый вход 1-го умножителя положительного делителя 27.1.

Аналогичные операции происходят с каждым остатком b_i по модулю p_i. Наконец, остаток b_n по n-му модулю с n-го выхода регистра делителя 21 поступает одновременно на вход n-го инвертора делителя 22.n блока вычисления позиционных характеристик 6 и второй вход n-го умножителя положительного делителя 27.n, инвертированное значение с выхода n-го инвертора делителя 22.n блока вычисления позиционных характеристик 6 поступает на второй вход n-го сумматора делителя 25.n блока вычисления позиционных характеристик 6, на первый вход которого с выхода регистра хранения модуля p_n 23.n поступает значение модуля p_n, а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения - b_n. Значение с выхода n-го сумматора делителя 25.n блока вычисления позиционных характеристик 6 поступает на первый вход n-го умножителя отрицательного делителя 26.n, на второй вход которого поступает значение коэффициента k_n с регистра хранения коэффициента k_n 24.n, которое одновременно подается и на первый вход n-го умножителя положительного делителя 27.n.

Далее значения с умножителей отрицательного делителя 26.1-26.n поступают на сумматор значения F(- B) 29, откуда данные подаются на первый вход регистр хранения значения F (- В) 30, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса, откуда данные поступают на первый вход мультиплексора делителя 34; значения с умножителей положительного делителя 27.1-27.n поступают на сумматор значения F (В) 28, с первого выхода которого данные подаются на первый вход регистра хранения значения F (В) 31, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса, а с выхода данные поступают на второй вход мультиплексора делимого 34; со второго выхода сумматора значения F (В) 28 значение знака поступает на управляющий вход мультиплексора делителя 34 и второй вход элемента XOR 32. В зависимости от знака F (В) мультиплексор делителя 34 подает с первого или второго входа значение на выход мультиплексора делителя 34, которое поступает на четвертый выход блока вычисления позиционных характеристик 6 и на второй вход блока, сравнения 35.

На основе значений, поступивших на первый и второй входы, элемент XOR 32 выдает на выходе значение частного Q, которое с первого выхода блока вычисления позиционных характеристик 6 поступает на первый вход блока, вывода частного 8.

Значения и , поступившие па первый и второй входы блока сравнения 35 соответственно, сравниваются и в случае равенства на второй выход блока сравнения 35, который является третьим выходом блока вычисления позиционных характеристик 6, подается значение . В случае, когда на первый выход блока сравнения 35, который является вторым выходом блока вычисления позиционных характеристик 6, подается значение .

На первый вход регистр сдвига 36 с четвертого выхода блока вычисления позиционных характеристик 6 поступает значение , на второй и третий входы поступают тактовые сигналы и сигнал сброса, на четвертый вход поступают сигналы сдвига влево с первого выхода счетчика 37. При поступлении на первый вход регистр сдвига 36 значения регистр сдвига 36 начинает сдвигать значение вправо, посылая с первого выхода сигнал сдвига на первый вход памяти хранения степеней «2» в СОК 42 и на первый вход счетчика 37, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса. Сдвиг вправо происходит до появления в крайнем левом разряде «1», что соответствует наивысшей степени вхождения «2» в двоичное представление частного Q, после чего счетчик 37 начинает обратный отсчет, отправляя с первого выхода сигналы сдвига влево на второй вход памяти хранения степеней «2» в СОК 42, на управляющий вход мультиплексора выбора уменьшаемого 40 и на четвертый вход регистр сдвига 36, который начинает со второго выхода посылать значение на вход инвертора 41 блока уточнения аппроксимационного ряда 7, выход которого соединен со вторым входом сумматора 43 блока уточнения аппроксимационного ряда 7. При окончании обратного отсчета счетчиком 37 на втором выходе формируется сигнал окончания работы регистра сдвига 36.

Значение поступает на первый вход регистра хранения 38, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса, выход которого соединен со вторым входом мультиплексора выбора, уменьшаемого 40, первый вход которого соединен с выходом регистра хранения уменьшаемого 39, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса. Выход мультиплексора выбора уменьшаемого 40 соединен с первым входом мультиплексора выбора следующего уменьшаемого 44 и первым входом сумматора 43 блока уточнения аппроксимационного ряда 7, второй выход которого соединен с управляющим входом мультиплексора выбора следующего уменьшаемого 44 и входом элемента НЕ 45. Первый выход сумматора 43 блока уточнения аппроксимационного ряда. 7 соединен со вторым входом мультиплексора выбора следующего уменьшаемого 44, выход которого соединен со входом регистра хранения уменьшаемого 39.

Под действием сигналов с первого входа память хранения степеней «2» в СОК 42 начинает подсчет высшей степени «2», входящей в двоичное представление Q, а под действием сигнала сдвига влево со второго входа начинает отправлять на первый вход элемента И 46 значения степеней 2, представленных в СОК. На второй вход элемента И 46 поступает сигнал с выхода элемента НЕ 45, а выход является первым выходом блока уточнения аппроксимационного ряда 7 и соединен с шестым входом блока вывода частного 8.

Со второго выхода блока вычисления позиционных характеристик 6 сигнал поступает на первый вход элемента ИЛИ 47 блока вывода частного 8. С третьего выхода блока вычисления позиционных характеристик 6 сигнал поступает на второй вход элемента ИЛИ 47 блока вывода частного 8 и первый вход удерживающего регистра 49, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса, а с выхода сигнал подается на управляющий вход мультиплексора вывода частного 64. С выхода элемента ИЛИ 47 сигнал поступает на элемент задержки 48, откуда подается на первый выход блока вывода частного 8.

С первого выхода блока уточнения аппроксимационного ряда 7 степени «2», входящие в двоичное представление частного Q и представленные в СОК по каждому модулю p_i, поступают на первые входы соответствующих регистров хранения остатка по модулю p_i 50.1-50.n.

Остаток степени «2» по модулю р₁ поступает на первый вход регистра хранения остатка по модулю p₁ 50.1, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса. Значение с выхода регистра хранения остатка по модулю p₁ 50.1 поступает на первый вход сумматора по модулю p₁ 51.1. Сумма, полученная сумматором по модулю p₁ 51.1, подается на информационный вход демультиплексора по модулю p₁ 52.1, на управляющий вход которого со второго выхода блока уточнения аппроксимационного ряда 7 поступает сигнал окончания работы регистра сдвига 36. Если сигнала окончания работы регистра сдвига 36 на управляющий вход демультиплексора по модулю p₁ 52.1 не поступает, то демультиплексор по модулю p₁ 52.1 подает значение с выхода сумматора по модулю p₁ 51.1 на второй вход сумматора по модулю p₁ 51.1. В случае появления па управляющем входе демультиплексора по модулю p₁ 52.1 сигнала окончания работы регистра сдвига 36 значение суммы с сумматора по модулю p₁ 51.1 поступает па вход 1-го инвертора 54.1 блока вывода частного 8 и первый вход регистра хранения суммы по модулю p₁ 53.1, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса. С выхода регистра хранения суммы по модулю p₁ 53.1 сигнал поступает на первый вход 1-го мультиплексора выбора суммы 58.1. С выхода 1-го инвертора 54.1 блока вывода частного 8 сигнал поступает на первый вход 1-го сумматора 56.1 блока вывода частного 8, на второй вход которого поступает значение модуля с регистра хранения модуля p₁ 55.1, а на третий вход постоянно подается сигнал логической единицы. С выхода 1-го сумматора 56.1 блока вывода частного 8 сигнал поступает на первый вход регистра хранения обратного значения суммы по модулю p₁ 57.1, на второй и третий входы которого поступают тактовые сигналы и сиг-пал сброса. С выхода регистра хранения обратного значения суммы по модулю p₁ 57.1 сигнал поступает на второй вход 1-го мультиплексора выбора суммы 58.1 откуда сигнал поступает на 1-й вход регистра хранения суммы в СОК 60 в зависимости от знака частного Q, который поступает с первого выхода блока вычисления позиционных характеристик 6 на первый вход удерживающего регистра знака 59, на второй и третий вход которого поступают тактовые сигналы и сигнал сброса, а с выхода сигнал поступает на управляющие входы мультиплексоров выбора суммы 58.1-58.n и на управляющий вход мультиплексора равенства абсолютных величин делимого и делителя 63.

Аналогично вычисления происходят по всем модулям p_i.

Наконец, остаток степени «2» по модулю p_n поступает на первый вход регистра хранения остатка по модулю p_n 50.n, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса. Значение с выхода регистра хранения остатка по модулю p_n 50.n поступает на первый вход сумматора по модулю p_n 51.n. Сумма, полученная сумматором по модулю p_n 51.n, подается на информационный вход демультиплексора по модулю p_n 52.n, на управляющий вход которого со второго выхода блока уточнения аппроксимационного ряда 7 поступает сигнал окончания работы регистра сдвига 36. Если сигнала окончания работы регистра сдвига 36 на управляющий вход демультиплексора по модулю p_n 52.n не поступает, то демультиплексор по модулю p_n 52.n подает значение с выхода сумматора по модулю p_n 51.n. па второй вход сумматора по модулю p_n 51.n. В случае появления на управляющем входе демультиплексора по модулю p_n 52.n сигнала окончания работы регистра сдвига 36 значение суммы с сумматора по модулю p_n 51.n поступает на вход n-го инвертора 54.n. блока вывода частного 8 и первый вход регистра хранения суммы по модулю p_n 53.n на второй и третий входы которого поступают тактовые сигналы и сигнал сброса. С выхода регистра хранения суммы по модулю p_n 53.n сигнал поступает на первый вход n-го мультиплексора выбора суммы 58.n. С выхода n-го инвертора 54.n блока вывода частного 8 сигнал поступает па первый вход n-го сумматора 56.n блока вывода частного 8, на второй вход которого поступает значение модуля с регистра хранения модуля p_n 55.n, а на третий вход постоянно подается сигнал логической единицы. С выхода n-го сумматора 56.n блока вывода частного 8 сигнал поступает на первый вход регистра хранения обратного значения суммы по модулю p_n 57.n, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса. С выхода регистра хранения обратного значения суммы по модулю p_n 57.n сигнал поступает на второй вход n-го мультиплексора выбора суммы 58.n откуда сигнал поступает на n-й вход регистра хранения суммы в СОК 60 в зависимости от знака частного Q, который поступает с выхода удерживающего регистра знака 59.

При поступлении знака частного Q с выхода удерживающего регистра знака 59 на управляющий вход мультиплексор равенства абсолютных величии делимого и делителя 63 в зависимости от знака на выход подается с первого входа значение «1», представленное в СОК, которое хранится в регистре хранения значения «1» 61 или со второго входа значение «-1», представленное в СОК, которое хранится в регистре хранения значения «-1» 62.

С выхода удерживающего регистра 49 сигнал поступает на управляющий вход мультиплексора вывода частного 64, на первый вход поступает в зависимости от знака частного Q значение «1» или с мультиплексора равенства абсолютных величии делимого и делителя 63, а па второй вход сигнал с регистра хранения суммы в СОК 60. С выхода мультиплексора вывода частного 64 значение поступает на первый вход регистра хранения частного 65, на второй и третий входы которого поступают тактовые сигналы и сигнал сброса, а на выход регистра хранения частного 65, который является вторым выходом блока вывода частного 8 и выходом вывода частного 9, поступает значение частного, представленное в СОК.

Рассмотрим пример реализации устройства модулярного деления для системы остаточных классов {2,3,5,7} с точностью N=20. Динамический диапазон данной СОК Р=210, в этом случае на входы делимого 3 и делителя 4 будут подаваться числа, удовлетворяющие неравенству . Для записи чисел будем использовать как двоичное представление, так и десятичную запись, если это не изменит суть вычислений. Поскольку модулей СОК четыре, то в предлагаемом устройстве n=4. Коэффициенты, записанные в регистры хранения коэффициентов k_i 13.1-13.4, 24.1-24.4 равны

,

,

,

.

Перед началом работы на вход глобального сброса 2 поступает сигнал сброса, который приводит все регистры, счетчики и т.д. в пулевое состояние. Пусть на вход делимого 3 подается значение А=1=(1,1,1,1), а на вход делителя 4 подается значение В=1=(1,1,1,1). На первом такте данные значения делимого и делителя записываются в регистры делимого 10 и делителя 21 блока вычисления позиционных характеристик 6 соответственно.

На второй такт остаток а₁=1 по первому модулю с 1-го выхода регистра делимого 10 поступает одновременно на вход 1-го инвертора делимого 11.1 блока вычисления позиционных характеристик 6 и второй вход 1-го умножителя положительного делимого 16.1. Инвертированное значение с выхода 1-го инвертора делимого 11.1 блока вычисления позиционных характеристик 6 поступает на второй вход 1-го сумматора делимого 14.1 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля p₁ 12.1 поступает значение модуля «2», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «1». Значение с выхода 1-го сумматора делимого 14.1 блока вычисления позиционных характеристик 6 поступает на первый вход 1-го умножителя отрицательного делимого 15.1, на второй вход которого поступает значение коэффициента «1000 0000 0000 0000 0000» с регистра хранения коэффициента k₁ 13.1, которое одновременно подается и на первый вход 1-го умножителя положительного делимого 16.1. Значения 1-х умножителей отрицательного делимого 15.1 и положительного делимого 16.1 равны «1000 0000 0000 0000 0000».

Остаток а₂=1 по второму модулю со 2-го выхода регистра делимого 10 поступает одновременно на вход 2-го инвертора делимого 11.2 блока вычисления позиционных характеристик 6 и второй вход 2-го умножителя положительного делимого 16.2. Инвертированное значение с выхода 2-го инвертора делимого 11.2 блока вычисления позиционных характеристик 6 поступает на второй вход 2-го сумматора делимого 14.2 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля р₂ 12.2 поступает значение модуля «3», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «2». Значение с выхода 2-го сумматора делимого 14.2 блока вычисления позиционных характеристик 6 поступает на первый вход 2-го умножителя отрицательного делимого 15.2, на второй вход которого поступает значение коэффициента «0101 0101 0101 0101 0101» с регистра хранения коэффициента k₂ 13.2, которое одновременно подается и па первый вход 2-го умножителя положительного делимого 16.2. Тогда значение на выходе 2-го умножителя положительного делимого 16.2 равно «0101 0101 0101 0101 0101», а на выходе 2-го умножителя отрицательного делимого 15.2 равно «1010 1010 1010 1010 1010».

Остаток a₃=1 по третьему модулю с 3-го выхода регистра делимого 10 поступает одновременно на вход 3-го инвертора делимого 11.3 блока вычисления позиционных характеристик 6 и второй вход 3-го умножителя положительного делимого 16.3. Инвертированное значение с выхода 3-го инвертора делимого 11.3 блока вычисления позиционных характеристик 6 поступает на второй вход 3-го сумматора делимого 14.3 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля p₃ 12.3 поступает значение модуля «5», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «4». Значение с выхода 3-го сумматора делимого 14.3 блока вычисления позиционных характеристик 6 поступает на первый вход 3-го умножителя отрицательного делимого 15.3, на второй вход которого поступает значение коэффициента «1001 1001 1001 1001 1001» с регистра хранения коэффициента k₃ 13.3, которое одновременно подается и на первый вход 3-го умножителя положительного делимого 16.3. Тогда значение на выходе 3-го умножителя положительного делимого 16.3 равно «1001 1001 1001 1001 1001», а на выходе 3-го умножителя отрицательного делимого 15.3 равно «0110 0110 0110 0110 0100».

Остаток а₄=1 по четвертому модулю с 4-го выхода регистра делимого 10 поступает одновременно на вход 4-го инвертора делимого 11.4 блока вычисления позиционных характеристик 6 и второй вход 4-го умножителя положительного делимого 16.4. Инвертированное значение с выхода 4-го инвертора делимого 11.4 блока вычисления позиционных характеристик 6 поступает на второй вход 4-го сумматора делимого 14.4 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля p₄ 12.4 поступает значение модуля «7», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «6». Значение с выхода 4-го сумматора делимого 14.4 блока вычисления позиционных характеристик 6 поступает на первый вход 4-го умножителя отрицательного делимого 15.4, на второй вход которого поступает значение коэффициента «1001 0010 0100 1001 0010» с регистра хранения коэффициента k₄ 13.4, которое одновременно подается и на первый вход 4-го умножителя положительного делимого 16.4. Тогда значение на выходе 4-го умножителя положительного делимого 16.4 равно «1001 0010 0100 1001 0010», а на выходе 4-го умножителя отрицательного делимого 15.4 равно «0110 1101 1011 0110 1100».

Значения умножителей отрицательного делимого 15.1-15.4 поступают на сумматор значения F(-A) 18, откуда значение «1111 1110 1100 0111 1010» подается в регистр хранения значения F(-A) 19; значения с умножителей положительного делимого 16.1-16.4 поступают на сумматор значения F (А) 17, с первого выхода которого значение «0000 0001 0011 1000 0000» подается на первый вход регистра хранения значения F (А) 20; со второго выхода сумматора значения F (А) 17 значение знака «0» поступает на управляющий вход мультиплексора делимого 33 и первый вход элемента XOR 32.

Остаток b₁=1 по первому модулю с 1-го выхода регистра делителя 21 поступает одновременно на вход 1-го инвертора делителя 22.1 блока вычисления позиционных характеристик 6 и второй вход 1-го умножителя положительного делителя 27.1. Инвертированное значение с выхода 1-го инвертора делителя 22.1 блока вычисления позиционных характеристик 6 поступает на второй вход 1-го сумматора делителя 25.1 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля p₁ 23.1 поступает значение модуля «2», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «1». Значение с выхода 1-го сумматора делителя 25.1 блока вычисления позиционных характеристик 6 поступает на первый вход 1-го умножителя отрицательного делителя 26.1, на второй вход которого поступает значение коэффициента «1000 0000 0000 0000 0000» с регистра хранения коэффициента k₁ 24.1. которое одновременно подается и на первый вход 1-го умножителя положительного делителя 27.1. Значения 1-х умножителей отрицательного делителя 26.1 и положительного делителя 27.1 равны «1000 0000 0000 0000 0000».

Остаток b₂=1 по второму модулю со 2-го выхода регистра делителя 21 поступает одновременно на вход 2-го инвертора делителя 22.2 блока вычисления позиционных характеристик 6 и второй вход 2-го умножителя положительного делителя 27.2. Инвертированное значение с выхода 2-го инвертора делителя 22.2 блока вычисления позиционных характеристик 6 поступает на второй вход 2-го сумматора делителя 25.2 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля р₂ 23.2 поступает значение модуля «3», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «2». Значение с выхода 2-го сумматора делителя 25.2 блока вычисления позиционных характеристик 6 поступает на первый вход 2-го умножителя отрицательного делителя 26.2, на второй вход которого поступает значение коэффициента «0101 0101 0101 0101 0101» с регистра хранения коэффициента k₂ 24.2, которое одновременно подается и на первый вход 2-го умножителя положительного делителя 27.2. Тогда значение на выходе 2-го умножителя положительного делителя 27.2 равно «0101 0101 0101 0101 0101», а на выходе 2-го умножителя отрицательного делителя 26.2 равно «1010 1010 1010 1010 1010».

Остаток b₃=1 по третьему модулю с 3-го выхода регистра делителя 21 поступает одновременно на вход 3-го инвертора делителя 22.3 блока вычисления позиционных характеристик 6 и второй вход 3-го умножителя положительного делителя 27.3. Инвертированное значение с выхода. 3-го инвертора делителя 22.3 блока, вычисления позиционных характеристик 6 поступает на второй вход 3-го сумматора делителя 25.3 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля p₃ 23.3 поступает значение модуля «5», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «4». Значение с выхода 3-го сумматора делителя 25.3 блока вычисления позиционных характеристик 6 поступает па первый вход 3-го умножителя отрицательного делителя 26.3, на второй вход которого поступает значение коэффициента «1001 1001 1001 1001 1001» с регистра хранения коэффициента k₃ 24.3, которое одновременно подается и на первый вход 3-го умножителя положительного делителя 27.3. Тогда значение на выходе 3-го умножителя положительного делителя 27.3 равно «1001 1001 1001 1001 1001», а на выходе 3-го умножителя отрицательного делителя 26.3 равно «0110 0110 0110 0110 0100».

Остаток b₄=1 по четвертому модулю с 3-го выхода регистра делителя 21 поступает одновременно на вход 4-го инвертора делителя 22.4 блока вычисления позиционных характеристик 6 и второй вход 4-го умножителя положи тельного делителя 27.4. Инвертированное значение с выхода 4-го инвертора делителя 22.4 блока, вычисления позиционных характеристик 6 поступает на второй вход 4-го сумматора делителя 25.4 блока вычисления позиционных характеристик 6, па первый вход которого с регистра хранения модуля р₄ 23.4 поступает значение модуля «7», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «6». Значение с выхода 4-го сумматора делителя 25.4 блока вычисления позиционных характеристик 6 поступает на первый вход 4-го умножителя отрицательного делителя 26.4, на второй вход которого поступает значение коэффициента «1001 0010 0100 1001 0010» с регистра хранения коэффициента k₄ 24.4, которое одновременно подается и на первый вход 4-го умножителя положительного делителя 27.4. Тогда значение на выходе 4-го умножителя положительного делителя 27.4 равно «1001 0010 0100 1001 0010», а на выходе 4-го умножителя отрицательного делителя 26.4 равно «0110 1101 1011 0110 1100».

Значения умножителей отрицательного делителя 26.1-26.4 поступают на сумматор значения F(-B) 29, откуда значение «1111 1110 1100 0111 1010» подается в регистр хранения значения F(-B) 30; значения с умножителей положительного делителя 27.1-27.4 поступают на сумматор значения F (В) 28, с первого выхода которого значение «0000 0001 0011 1000 0000» подается на первый вход регистра хранения значения F (В) 31; со второго выхода сумматора значения F (В) 28 значение знака «0» поступает на управляющий вход мультиплексора делителя 34 и второй вход элемента XOR 35, где формируется значение знака, равное «0» и подается на первый вход блока вывода частного 8, где поступает на первый вход удерживающего регистра знака 59.

На третьем такте данные с регистр хранения значения F (-А) 19 поступают на первый вход мультиплексора делимого 33; данные регистра хранения значения F (А) 20 поступают на второй вход мультиплексора делимого 33; со второго выхода сумматора значения F (А) 17 значение знака «0» поступает на управляющий вход мультиплексора делимого 33, поэтому на выход мультиплексора делимого 33 подается значение с регистра хранения значения F (А) 20, равное «0000 0001 0011 1000 0000», которое поступает на первый вход блока сравнения 35 и с пятого выхода блока вычисления позиционных характеристик 6 на первый вход регистра хранения 38, который является третьим входом блока уточнения аппроксимационного ряда 7.

Данные с выхода регистра хранения значения F(-B) 30 поступают па первый вход мультиплексора делителя 34; данные с выхода регистра хранения значения F (В) 31 поступает на второй вход мультиплексора делителя 34; со второго выхода сумматора значения F (В) 28 значение знака поступает на управляющий вход мультиплексора делителя 34. Поскольку знак F (В) равен «0», мультиплексор делителя 34 подает со второго входа значение F (В) на выход мультиплексора делителя 34. которое поступает на второй вход блока сравнения 35 и с четвертого выхода блока вычисления позиционных характеристик 6 на первый вход регистр сдвига 36 блока уточнения аппроксимационного ряда 7.

Значения F (А) и F (В) сравниваются в блоке сравнения 35, и, поскольку , на второй выход подается значение логической единицы, а на первый выход, поскольку , подается значение логического нуля, которые поступают на элемент ИЛИ 47 блока вывода частного 8 и затем на элемент задержки 48. Значение со второго выхода блока сравнения 35 подается также на первый вход удерживающего регистра 49.

На четвертом такте значение знака «0» с выхода удерживающего регистра знака 59 поступает на управляющий вход мультиплексор равенства абсолютных величин делимого и делителя 63, на выход которого с выхода регистра хранения значения «1» 61 подается значение «1», представленное в СОК. Логическая единица с удерживающего регистра 49, обозначающая , поступает на управляющий вход мультиплексора вывода частного 64, на выход которого отправляется значение с первого входа, который подключен к выходу мультиплексора равенства абсолютных величин делимого и делителя 63. Таким образом, значение «1» с выхода мультиплексора вывода частного 65 поступает на вход регистра хранения частного 64.

На пятом такте значение «1» с выхода регистра хранения частного 64 поступает на выход вывода частного 9, а сигнал сброса с элемента задержки 48 поступает на элемент ИЛИ 5, откуда поступает на регистры и счетчики, переводя их в начальное состояние. Деление окончено.

Рассмотрим пример 2. Возьмем А=98={0,2.3.0} и В=-2={0,1,3,5}. На первом такте значения делимого А и делителя В поступаю на первые входы регистров делимого 10 и делителя 21 соответственно.

На втором такте остаток а₁=0 по первому модулю с 1-го выхода регистра делимого 10 поступает одновременно на вход 1-го инвертора делимого 11.1 блока вычисления позиционных характеристик 6 и второй вход 1-го умножителя положительного делимого 16.1, инвертированное значение с выхода 1-го инвертора делимого 11.1 блока вычисления позиционных характеристик 6 поступает на второй вход 1-го сумматора делимого 14.1 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля p₁ 12.1 поступает значение модуля «2», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «0». Значение с выхода 1-го сумматора делимого 14.1 блока вычисления позиционных характеристик 6 поступает на первый вход 1-го умножителя отрицательного делимого 15.1, на второй вход которого поступает значение коэффициента «1000 0000 0000 0000 0000» с регистра хранения коэффициента k₁ 13.1, которое одновременно подается и на первый вход 1-го умножителя положительного делителя 16.1. Значения 1-х умножителей отрицательного делимого 15.1 и положительного делимого 16.1 равны «0000 0000 0000 0000 0000».

Остаток a₂=2 по второму модулю со 2-го выхода регистра делимого 10 поступает одновременно на вход 2-го инвертора делимого 11.2 блока вычисления позиционных характеристик 6 и второй вход 2-го умножителя положительного делимого 16.2. Инвертированное значение с выхода 2-го инвертора делимого 11.2 блока вычисления позиционных характеристик 6 поступает на второй вход 2-го сумматора делимого 14.2 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля p₂ 12.2 поступает значение модуля «3», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «1». Значение с выхода 2-го сумматора делимого 14.2 блока вычисления позиционных характеристик 6 поступает на первый вход 2-го умножителя отрицательного делимого 15.2, на второй вход которого поступает значение коэффициента «0101 0101 0101 0101 0101» с регистра хранения коэффициента k₂ 13.2, которое одновременно подается и на первый вход 2-го умножителя положительного делителя 16.2. Тогда значение на выходе 2-го умножителя положительного делителя 16.2 равно «1010 1010 1010 1010 1010», а на выходе 2-го умножителя отрицательного делимого 15.2 равно «0101 0101 0101 0101 0101».

Остаток a₃=3 по третьему модулю с 3-го выхода регистра делимого 10 поступает одновременно на вход 3-го инвертора делимого 11.3 блока вычисления позиционных характеристик 6 и второй вход 3-го умножителя положительного делимого 16.3. Инвертированное значение с выхода 3-го инвертора делимого 11.3 блока вычисления позиционных характеристик 6 поступает на второй вход 3-го сумматора делимого 14.3 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля p₃ 12.3 поступает значение модуля «5», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «2». Значение с выхода 3-го сумматора делимого 14.3 блока вычисления позиционных характеристик 6 поступает на первый вход 3-го умножителя отрицательного делимого 15.3, на второй вход которого поступает значение коэффициента «1001 1001 1001 1001 1001» с регистра хранения коэффициента k₃ 13.3, которое одновременно подается и на первый вход 3-го умножителя положительного делителя 16.3. Тогда значение на выходе 3-го умножителя положительного делителя 16.3 равно «1100 1100 1100 1100 1011», а на выходе 3-го умножителя отрицательного делимого 15.3 равно «0011 0011 0011 0011 0010».

Остаток a₄=0 по четвертому модулю с 4-го выхода регистра делимого 10 поступает одновременно на вход 4-го инвертора делимого 11.4 блока вычисления позиционных характеристик 6 и второй вход 4-го умножителя положительного делимого 16.4. Инвертированное значение с выхода 4-го инвертора делимого 11.4 блока вычисления позиционных характеристик 6 поступает па второй вход 4-го сумматора делимого 14.4 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля p₄ 12.4 поступает значение модуля «7», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «0». Значение с выхода 4-го сумматора делимого 14.4 блока вычисления позиционных характеристик 6 поступает на первый вход 4-го умножителя отрицательного делимого 15.4, на второй вход которого поступает значение коэффициента «1001 0010 0100 1001 0010» с регистра хранения коэффициента k₄ 13.4, которое одновременно подается и на первый вход 4-го умножителя положительного делителя 16.4. Значения 4-х умножителей отрицательного делимого 15.4 и положительного делимого 16.4 равны «0000 0000 0000 0000 0000».

Значения умножителей отрицательного делимого 15.1-15.4 поступают на сумматор значения F (-А) 18, откуда значение «1000 1000 1000 1000 0111» подается в регистр хранения значения F (-А) 19; значения со умножителей положительного делимого 16.1-16.4 поступают на сумматор значения F (А) 17, с первого выхода которого значение «0111 0111 0111 01111 0101» подается на первый вход регистра хранения значения F (А) 20; со второго выхода сумматора значения F (А) 17 значение знака «0» поступает на управляющий вход мультиплексора делимого 33 и первый вход элемента XOR 32.

Остаток b₁=0 по первому модулю с 1-го выхода, регистра делимого 21 поступает одновременно на вход 1-го инвертора делителя 22.1 блока вычисления позиционных характеристик 6 и второй вход 1-го умножителя положительного делителя 27.1. Инвертированное значение с выхода 1-го инвертора делителя 22.1 блока вычисления позиционных характеристик 6 поступает на второй вход 1-го сумматора делителя 25.1 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля p₁ 23.1 поступает значение модуля «2», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «0». Значение с выхода 1-го сумматора делителя 25.1 блока вычисления позиционных характеристик 6 поступает на первый вход 1-го умножителя отрицательного делителя 26.1, на второй вход которого поступает значение коэффициента «1000 0000 0000 0000 0000» с регистра хранения коэффициента k₁ 24.1, которое одновременно подается и на первый вход 1-го умножителя положительного делителя 27.1. Значения 1-х умножителей отрицательного делимого 26.1 и положительного делимого 27.1 равны «0000 0000 0000 0000 0000».

Остаток b₂=1 по второму модулю со 2-го выхода регистра, делимого 21 поступает одновременно на вход 2-го инвертора делителя 22.2 блока вычисления позиционных характеристик 6 и второй вход 2-го умножителя положительного делителя 27.2. Инвертированное значение с выхода 2-го инвертора делителя 22.2 блока вычисления позиционных характеристик 6 поступает на второй вход 2-го сумматора делителя 25.2 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля p₂ 23.2 поступает значение модуля «3», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «2». Значение с выхода 2-го сумматора делителя 25.2 блока вычисления позиционных характеристик 6 поступает на первый вход 2-го умножителя отрицательного делителя 26.2, па второй вход которого поступает значение коэффициента «0101 0101 0101 0101 0101» с регистра хранения коэффициента k₂ 24.2, которое одновременно подается и на первый вход 2-го умножителя положительного делителя 27.2. Тогда значение на выходе 2-го умножителя положительного делителя 27.2 равно «0101 0101 0101 0101 0101», а на выходе 2-го умножителя отрицательного делителя 26.2 равно «1010 1010 1010 1010 1010».

Остаток b₃=3 по третьему модулю с 3-го выхода регистра делимого 21 поступает одновременно на вход 3-го инвертора делителя 22.3 блока, вычисления позиционных характеристик 6 и второй вход 3-го умножителя положительного делителя 27.3. Инвертированное значение с выхода 3-го инвертора делителя 22.3 блока вычисления позиционных характеристик 6 поступает на второй вход 3-го сумматора делителя 25.3 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля p₃ 23.3 поступает значение модуля «5», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «2». Значение с выхода 3-го сумматора делителя 25.3 блока вычисления позиционных характеристик 6 поступает на первый вход 3-го умножителя отрицательного делителя 26.3, на второй вход которого поступает значение коэффициента «1001 1001 1001 1001 1001» с регистра хранения коэффициента k₃ 24.3, которое одновременно подается и на первый вход 3-го умножителя положительного делителя 27.3. Тогда значение на выходе 3-го умножителя положительного делителя 27.3 равно «1100 1100 1100 1100 1011», а на выходе 3-го умножителя отрицательного делителя 26.3 равно «0011 0011 0011 0011 0010».

Остаток b₄=5 по четвертому модулю с 4-го выхода регистра делимого 21 поступает одновременно на вход 4-го инвертора делителя 22.4 блока вычисления позиционных характеристик 6 и второй вход 4-го умножителя положительного делителя 27.4. Инвертированное значение с выхода 4-го инвертора делителя 22.4 блока, вычисления позиционных характеристик 6 поступает на второй вход 4-го сумматора делителя 25.4 блока вычисления позиционных характеристик 6, на первый вход которого с регистра хранения модуля р₄ 23.4 поступает значение модуля «7», а на третий вход постоянно подается логическая единица, что соответствует операции вычитания и получению значения «2». Значение с выхода 4-го сумматора делителя 25.4 блока вычисления позиционных характеристик 6 поступает на первый вход 4-го умножителя отрицательного делителя 26.4, на второй вход которого поступает значение коэффициента «1001 0010 0100 1001 0010» с регистра хранения коэффициента k₄ 24.4, которое одновременно подается и на первый вход 4-го умножителя положительного делителя 27.4. Тогда значение на выходе 4-го умножителя положительного делителя 27.4 равно «1101 1011 0110 1101 1010», а на выходе 4-го умножителя отрицательного делителя 26.4 равно «0010 0100 1001 0010 0100».

Значения умножителей отрицательного делителя 26.1-26.4 поступают на сумматор значения F(- B) 29, откуда значение «0000 0010 0111 0000 0000» подается в регистр хранения значения F (- В) 30; значения со умножителей положительного делителя 27.1-27.4 поступают на сумматор значения F (В) 28, с первого выхода которого значение «1111 1101 1000 1111 1010» подается на первый вход регистра хранения значения F (В) 31; со второго выхода сумматора значения F (В) 28 значение знака «1» поступает на управляющий вход мультиплексора делителя 34 и второй вход элемента XOR 32, где формируется значение знака, равное «1» и подается на первый вход блока вывода частного, где поступает на первый вход удерживающего регистра знака 59.

На третьем такте данные с регистр хранения значения F(-A) 19 поступают на первый вход мультиплексора делимого 33; данные регистра хранения значения F (А) 20 поступают на второй вход мультиплексора делимого 33: со второго выхода сумматора значения F (А) 17 значение знака «0» поступает на управляющий вход мультиплексора делимого 33, поэтому на выход мультиплексора делимого 33 подается значение с регистра хранения значения F (А) 20, равное «0111 0111 0111 0111 0101», которое поступает на первый вход блока сравнения 35 и с пятого выхода блока вычисления позиционных характеристик 6 на первый вход регистра хранения 38 блока уточнения аппроксимационного ряда 7.

Данные с выхода регистра хранения значения F(- B) 30 поступают на первый вход мультиплексора делителя 34; данные с выхода регистра хранения значения F (В) 31 поступает на второй вход мультиплексора делителя 34: со второго выхода сумматора значения F (В) 28 значение знака поступает на управляющий вход мультиплексора делителя 34. Поскольку знак F (В) равен «1», мультиплексор делителя 34 подает с первого входа значение F(-B), равное «0000 0010 0111 0000 0000», на выход мультиплексора делителя 34, которое поступает на второй вход блока сравнения 35 и с четвертого выхода блока вычисления позиционных характеристик 6 на первый вход регистр сдвига 36 блока уточнения аппроксимационного ряда 7.

Значения и сравниваются в блоке сравнения 35, и на первый второй выходы и подается значение логического пуля, которые поступают на элемент ИЛИ 47 блока вывода частного 8 и затем на элемент задержки 48. Значение со второго выхода блока сравнения 35 подается также па первый вход удерживающего регистра 49.

На четвертом такте знак «1» частного Q с выхода удерживающего регистра знака 59 поступает на управляющий вход мультиплексора равенства абсолютных величин делимого и делителя 63 на выход которого подается со второго входа значение «-1», представленное в СОК, которое хранится в регистре хранения значения «-1» 62. Поскольку с выхода удерживающего регистра 49 на управляющий вход мультиплексора вывода частного 64 поступает логический ноль, то ожидается значение со второго входа, которое в данный момент не определено.

На четвертом-девятом такте регистр сдвига 36 начинает сдвигать значение вправо, посылая с первого выхода сигналы сдвига на первый вход памяти хранения степеней «2» в СОК 42 и на первый вход счетчика 37. После сдвигов значение регистра сдвига будет равно «1001 1100 0000 0000 0000». Значение памяти хранения степеней «2» в СОК 42 будет адресовано к степени «2⁵». Значение счетчика 37 равно «6». Значение «0111 0111 0111 0111 0101» с регистра хранения 38 через второй вход мультиплексора выбора уменьшаемого 40 поступает на первый вход мультиплексора выбора следующего уменьшаемого 44, откуда поступает на первый вход регистра хранения уменьшаемого 39.

На десятом такте счетчик 37 с первого выхода посылает сигнал сдвига влево и уменьшает значение до 5. Сигнал сдвига влево поступает на регистр сдвига 36, па выход которого подается значение «0100 1110 0000 0000 0000», которое через инвертор 41 блока уточнения аппроксимационного ряда 7 поступает на второй вход сумматора 43 блока уточнения аппроксимационного ряда 7, на первый вход которого с регистра хранения уменьшаемого 39 через мультиплексор выбора уменьшаемого 40 поступает значение «0111 0111 0111 0111 0101». В сумматоре происходит вычисление

и на выход поступает значение «0010 1001 0111 0111 0101».

Поскольку результат положительный, то на второй выход сумматора 43 блока уточнения аппроксимационного ряда 7 поступает значение «0», которое одновременно поступает на управляющий вход мультиплексора выбора следующего уменьшаемого 44 и на вход элемента НЕ 45, с выхода которого значение «1» подается на второй вход элемента И 46. Под действием сигнала сдвига влево с выхода памяти хранения степеней «2» в СОК 42 на первый вход элемента И 46 подается значение «2⁵». С выхода элемента И 46 значения остатков «2⁵» по модулям подаются на соответствующие первые входы регистров хранения остатка по модулю p₁, p₂, p₃, p₄ 50.1-50.4.

С выхода мультиплексора выбора следующего уменьшаемого 44 значение «0010 1001 0111 0111 0101» поступает на регистр хранения уменьшаемого 39.

На одиннадцатом такте счетчик 37 с первого выхода посылает сигнал сдвига влево и уменьшает значение до «4». Сигнал сдвига влево поступает на регистр сдвига 36, на выход которого подается значение «0010 0111 0000 0000 0000», которое через инвертор 41 блока уточнения аппроксимационного ряда 7 поступает на второй вход сумматора 43 блока уточнения аппроксимационного ряда 7, на первый вход которого с регистра хранения уменьшаемого 39 через мультиплексор выбора уменьшаемого 40 поступает значение «0010 1001 0111 0111 0101». В сумматоре 43 блока уточнения аппроксимационного ряда 7 происходит вычисление

и на выход поступает значение «0000 0010 0111 0111 0101».

Поскольку результат положительный, то на второй выход сумматора 43 блока уточнения аппроксимационного ряда 7 поступает значение «0». которое одновременно поступает на управляющий вход мультиплексора выбора следующего уменьшаемого 44 и на вход элемента НЕ 45, с выхода которого значение «1» подается на второй вход элемента И 46. С выхода мультиплексора выбора следующего уменьшаемого 44 значение «0000 0010 0111 0111 0101» поступает на регистр хранения уменьшаемого 39. Под действием сигнала сдвига влево с выхода памяти хранения степеней «2» в СОК 42 на первый вход элемента И 46 подается значение «2⁴». С выхода элемента И 46 значения остатков «2⁴» по модулям подаются на соответствующие первые входы регистров хранения остатка по модулю p₁, p₂, p₃, p₄ 50.1-50.4.

С выходов регистров хранения остатка по модулю p₁, p₂, p₃, p₄ 50.1-50.4 остатки значения «2⁵» подаются на первые входы соответствующих сумматоров по модулю p₁, p₂, p₃, p₄ 51.1-51.4.

На двеннадцатом такте счетчик 37 с первого выхода посылает сигнал сдвига влево и уменьшает значение до «3». Сигнал сдвига влево поступает на регистр сдвига 36, на выход которого подается значение «0001 0011 1000 0000 0000», которое через инвертор 41 блока уточнения аппроксимационного ряда 7 поступает на второй вход сумматора 43 блока уточнения аппроксимационного ряда 7, на первый вход которого с регистра хранения уменьшаемого 39 через мультиплексор выбора уменьшаемого 40 поступает значение «0000 0010 0111 0111 0101». В сумматоре 43 блока уточнения аппроксимационного ряда 7 происходит вычисление

и на выход поступает значение «1110 1110 1111 0111 0101».

Поскольку результат отрицательный, то на второй выход сумматора 43 блока уточнения аппроксимационного ряда поступает значение «1», которое одновременно поступает на управляющий вход мультиплексора выбора следующего уменьшаемого 44 и на вход элемента НЕ 45, с выхода которого значение «0» подается на второй вход элемента И 46. С выхода мультиплексора выбора следующего уменьшаемого 44 значение «0000 0010 0111 0111 0101» поступает на регистр хранения уменьшаемого 39. Под действием сигнала сдвига влево с выхода памяти хранения степеней «2» в СОК 42 на первый вход элемента И 46 подается значение «2³». С выхода элемента И 46 на первые входы регистров хранения остатка по модулю p₁, p₂, p₃, p₄ 50.1-50.4 поступают значения «0».

С выходов регистров хранения остатка по модулю p₁, p₂, p₃, p₄ 50.1-50.4 остатки значения «2⁴» подаются на первые входы соответствующих сумматоров по модулю p₁, p₂, p₃, p₄ 51.1-51.4, где происходит вычисление (2⁵+2⁴) mod p_i, где i=1,2,3,4.

На тринадцатом такте счетчик 37 с первого выхода посылает сигнал сдвига влево и уменьшает значение до «2». Сигнал сдвига влево поступает на регистр сдвига 36, на выход которого подается значение «0000 1001 1100 0000 0000», которое через инвертор 41 блока уточнения аппроксимационного ряда 7 поступает на второй вход сумматора 43 блока уточнения аппроксимационного ряда 7, на первый вход которого с регистра хранения уменьшаемого 39 через мультиплексор выбора уменьшаемого 40 поступает значение «0000 0010 0111 0111 0101». В сумматоре 43 блока уточнения аппроксимационного ряда 7 происходит вычисление

и на выход поступает значение «1111 1000 1011 0111 0101».

Поскольку результат отрицательный, то на второй выход сумматора 43 блока уточнения аппроксимационного ряда 7 поступает значение «1». которое одновременно поступает на управляющий вход мультиплексора выбора следующего уменьшаемого 44 и на вход элемента НЕ 45, с выхода которого значение «0» подается на второй вход элемента И 46. С выхода мультиплексора выбора следующего уменьшаемого 44 значение «0000 0010 0111 0111 0101» поступает на регистр хранения уменьшаемого 39. Под действием сигнала сдвига влево с выхода памяти хранения степеней «2» в СОК 42 на первый вход элемента И 46 подается значение «2²». С выхода элемента И 46 на первые входы регистов хранения остатка по модулю p₁, p₂, p₃, p₄ 50.1-50.4 поступают значения «0».

С выходов регистров хранения остатка по модулю p₁, p₂, p₃, p₄ 50.1-50.4 остатки значения «0» подаются на первые входы соответствующих сумматоров по модулю p₁, p₂, p₃, p₄ 51.1-51.4, где происходит вычисление (2⁵+2⁴+0) mod p_i, где i=1,2,3,4.

На четырнадцатом такте счетчик 37 с первого выхода посылает сигнал сдвига влево и уменьшает значение до «1». Сигнал сдвига влево поступает на регистр сдвига 36, на выход которого подается значение «0000 0100 1110 0000 0000», которое через инвертор 41 блока уточнения аппроксимационного ряда 7 поступает на второй вход сумматора 43 блока уточнения аппроксимационного ряда 7, на первый вход которого с регистра хранения уменьшаемого 39 через мультиплексор выбора уменьшаемого 40 поступает значение «0000 0010 0111 0111 0101». В сумматоре 43 блока уточнения аппроксимационпого ряда 7 происходит вычисление

и на выход поступает значение «1111 1101 1001 0111 0101».

Поскольку результат отрицательный, то на второй выход сумматора 43 блока уточнения аппроксимационного ряда 7 поступает значение «1». которое одновременно поступает на управляющий вход мультиплексора выбора следующего уменьшаемого 44 и на вход элемента НЕ 45, с выхода которого значение «0» подается на второй вход элемента И 46. С выхода мультиплексора выбора следующего уменьшаемого 44 значение «0000 0010 0111 0111 0101» поступает на регистр хранения уменьшаемого 39. Под действием сигнала сдвига влево с выхода памяти хранения степеней «2» в СОК на первый вход элемента И 46 подается значение «2¹». С выхода, элемента И 46 на первые входы регистров хранения остатка по модулю p₁, p₂, p₃, p₄ 50.1-50.4 поступают значения «0».

С выходов регистров хранения остатка по модулю p₁, p₂, p₃, p₄ 50.1-50.4 остатки значения «0» подаются на первые входы соответствующих сумматоров по модулю p₁, p₂, p₃, p₄ 51.1-51.4, где происходит вычисление (2⁵+2⁴+0+0) mod p_i, где i=1,2,3,4.

На пятнадцатом такте счетчик 37 с первого выхода, посылает сигнал сдвига влево и уменьшает значение до «0». Сигнал сдвига влево поступает на регистр сдвига 36, на выход которого подается значение «0000 0010 0111 0000 0000», которое через инвертор 41 блока уточнения аппроксимационного ряда 7 поступает на второй вход сумматора 43 блока уточнения аппроксимационного ряда 7, на первый вход которого с регистра хранения уменьшаемого 39 через мультиплексор выбора уменьшаемого 40 поступает значение «0000 0010 0111 0111 0101». В сумматоре 43 блока уточнения аппроксимационного ряда 7 происходит вычисление

и на выход поступает значение «0000 0000 0000 0111 0101».

Поскольку результат положительный, то на второй выход сумматора 43 блока уточнения аппроксимационного ряда 7 поступает значение «0», которое одновременно поступает на управляющий вход мультиплексора выбора следующего уменьшаемого 44 и на вход элемента НЕ 45, с выхода которого значение «1» подается на второй вход элемента И 46. С выхода мультиплексора выбора следующего уменьшаемого 44 значение «0000 0000 0000 0111 0101» поступает на регистр хранения уменьшаемого 39. Под действием сигнала сдвига влево с выхода памяти хранения степеней «2» в СОК 42 на первый вход элемента И 46 подается значение «2⁰». С выхода элемента И 46 значения остатков «2⁰» по модулям подаются на первые входы регистов хранения остатка по модулю p₁, p₂, p₃, p₄ 50.1-50.4.

С выходов регистров хранения остатка по модулю p₁, p₂, p₃, p₄ 50.1-50.4 остатки значения «0» подаются на первые входы соответствующих сумматоров по модулю p₁, p₂, p₃, p₄ 51.1-51.4, где происходит вычисление (2⁵+2⁴+0+0+0) mod p_i, где i=1,2,3,4.

На шестнадцатом такте с выходов регистров хранения остатка по модулю p₁, p₂, p₃, p₄ 50.1-50.4 остатки значения «2⁰» подаются на первые входы соответствующих сумматоров по модулю p₁, p₂, p₃, p₄ 51.1-51.4, где происходит вычисление

(2⁵+2⁴+0+0+0+2⁰) mod p_i=49 mod p_i.

где i=1,2,3,4.

Счетчик 37 со второго выхода подает сигнал окончания работы регистра сдвига 36, который поступает на управляющие входы демультиплексоров по модулю p₁, p₂, p₃, p₄ 52.1-52.4 и значения сумм с выходов соответствующих сумматоров по модулю p₁, p₂, p₃, p₄ 51.1-51.4 поступают на входы соответствующих инверторов 54.1-54.4 блока вывода частного 8 и первые входы регистров хранения суммы по модулю p₁, p₂, p₃, p₄ 53.1-53.4. С выхода инверторов 54.1-54.4 блока вывода частного 8 сигналы поступает на первые входы сумматоров 56.1-56.4 блока вывода частного 8, на вторые входы которых поступают значения модуля с регистров хранения модуля p₁, p₂, p₃, p₄ 55.1-55.4. С выходов сумматоров 56.1-56.4 блока вывода частного 8 значения поступают на первые входы регистров хранения обратного значения суммы по модулю p₁, p₂, p₃, p₄ 57.1-57.4.

На семнадцатом такте с выхода регистра хранения суммы по модулю p₁ 53.1 значение «1» поступает на первый вход 1-го мультиплексора выбора суммы 58.1. С выхода регистра хранения обратного значения суммы по модулю p₁ 57.1 значение «1» поступает на второй вход 1-го мультиплексора выбора суммы 58.1, на управляющий вход которого с удерживающего регистра знака 59 подается знак частного, который равен «1». Таким образом, с выхода 1-го мультиплексора выбора суммы 58.1 на 1-й вход регистра хранения суммы в СОК 60 поступает значение с регистра хранения обратного значения суммы по модулю p₁ 57.1.

С выхода регистра хранения суммы по модулю p₂ 53.2 значение «1» поступает на первый вход 2-го мультиплексора выбора суммы 58.2. С выхода регистра хранения обратного значения суммы по модулю p₂ 57.2 значение «2» поступает на второй вход 2-го мультиплексора выбора суммы 58.2, на управляющий вход которого с удерживающего регистра знака 59 подается знак частного, который равен «1». Таким образом, с выхода 2-го мультиплексора выбора суммы 58.2 на 2-й вход регистра хранения суммы в СОК 60 поступает значение с регистра хранения обратного значения суммы по модулю р₂ 57.2.

С выхода регистра хранения суммы по модулю р₃ 53.3 значение «4» поступает на первый вход 3-го мультиплексора выбора суммы 58.3. С выхода регистра хранения обратного значения суммы по модулю p₃ 57.3 значение «1» поступает на второй вход 3-го мультиплексора выбора суммы 58.3, на управляющий вход которого с удерживающего регистра знака 59 подается знак частного, который равен «1». Таким образом, с выхода 3-го мультиплексора выбора суммы 58.3 на 3-й вход регистра хранения суммы в СОК 60 поступает значение с регистра хранения обратного значения суммы по модулю p₃ 57.3.

С выхода регистра хранения суммы по модулю р₄ 53.4 значение «0» поступает на первый вход 4-го мультиплексора выбора суммы 58.4. С выхода регистра хранения обратного значения суммы по модулю р₄ 57.4 значение «0» поступает на второй вход 4-го мультиплексора выбора суммы 58.4, на управляющий вход которого с удерживающего регистра знака 59 подается знак частного, который равен «1». Таким образом, с выхода 4-го мультиплексора выбора суммы 58.4 на 4-й вход регистра хранения суммы в СОК 60 поступает значение с регистра хранения обратного значения суммы по модулю p₄ 57.4.

Таким образом, в регистре хранения суммы в СОК 60 хранится значение {1, 2, 1, 0}, что соответствует значению «-49».

На восемнадцатом такте значение в регистре хранения суммы в СОК 60 поступает на второй вход мультиплексора вывода частного 64, на управляющий вход которого с удерживающего регистра 49 поступает значение логического пуля. С выхода мультиплексора вывода частного 64 значение {1, 2, 1, 0} регистра хранения суммы в СОК 60 подается на регистр хранения частного 65.

На девятнадцатом такте частное с регистра хранения частного 65 подается на выход вывода частного 8. Деление завершено.

Изобретение относится к вычислительным модулярным системам и предназначено для выполнения деления чисел, представленных в системе остаточных классов (СОК). Технический результат – обеспечение возможности деления с отрицательными числами, представленными в системе остаточных классов. Устройство деления модулярных чисел содержит вход тактового импульса, вход глобального сброса, вход делимого, вход делителя, элемент ИЛИ, блок вычисления позиционных характеристик, блок уточнения аппроксимационного ряда, блок вывода частного и выход вывода частного. При этом блок вычисления позиционных характеристик содержит регистр делимого, n инверторов делимого, n регистров хранения модуля p_i, где i=1,…,n, n регистров хранения коэффициента k_i, n сумматоров делимого, n умножителей отрицательного делимого, n умножителей положительного делимого, сумматор значения F(A), сумматор значения F(-A), регистр хранения значения F (-А), регистр хранения значения F(A), регистр делителя, n инверторов делителя, n регистров хранения модуля p_i, n регистров хранения коэффициента k_i, n сумматоров делителя, n умножителей отрицательного делителя, n умножителей положительного делителя, сумматор значения F(B), сумматор значения F(-B), регистр хранения значения F(-B), регистр хранения значения F(B), элемент XOR, мультиплексор делимого, мультиплексор делителя, блок сравнения. Блок уточнения аппроксимационного ряда содержит регистр сдвига, счетчик, регистр хранения , регистр хранения уменьшаемого, мультиплексор выбора уменьшаемого, инвертор, память хранения степеней «2» в СОК, сумматор, мультиплексор выбора следующего уменьшаемого, элемент НЕ, элемент И. Блок вывода частного состоит из элемента ИЛИ, элемента задержки, удерживающего регистра, n регистров хранения остатка по модулю p_i, n сумматоров по модулю p_i, n демультиплексоров по модулю p_i, n регистров хранения суммы по модулю p_i, n инверторов, n регистров хранения модуля p_i, n сумматоров, n регистров хранения обратного значения суммы по модулю n мультиплексоров выбора суммы, удерживающего регистра знака, регистра хранения суммы в СОК, регистра хранения значения «1», регистра хранения значения «-1», мультиплексора равенства абсолютных величин делимого и делителя, мультиплексора вывода частного, регистра хранения частного. 4 ил.

Устройство деления модулярных чисел, содержащее входы делимого и делителя, выход вывода частного, блок вычисления позиционных характеристик, регистр сдвига, счетчик, память хранения степеней «2» в системе остаточных классов (СОК), причем первый выход регистра сдвига соединен одновременно с первым входом счетчика и первым входом памяти хранения степеней «2» в СОК, второй вход которой соединен с первым выходом счетчика, отличающееся тем, что в него введены входы тактового импульса и глобального сброса, элемент ИЛИ, блок уточнения аппроксимационного ряда, блок вывода частного, вход тактового импульса соединен с третьим входом блока вычисления позиционных характеристик, с первым входом блока уточнения аппроксимационного ряда и пятым входом блока вывода частного, первый выход которого соединен со вторым входом элемента ИЛИ, первый вход которого соединен со входом глобального сброса; выход элемента ИЛИ соединен с четвертым входом блока вычисления позиционных характеристик, вторым входом блока уточнения аппроксимационного ряда и четвертым входом блока вывода частного, второй выход которого является выходом вывода частного, шестой и седьмой входы блока вывода частного соединены соответственно с первым и вторым выходами блока уточнения аппроксимационного ряда, третий и четвертый входы которого соединены с пятым и четвертым выходами блока вычисления позиционных характеристик, первый, второй и третий выходы которого соединены с первым, вторым и третьим входами блока вывода частного, а первый и второй входы блока вычисления позиционных характеристик соединены с входом делимого и входом делителя соответственно, причем блок позиционных характеристик состоит из регистра делимого, регистра делителя, n инверторов делимого блока вычисления позиционных характеристик, где n - количество модулей СОК, n инверторов делителя блока вычисления позиционных характеристик, 2n регистров хранения модуля p_i, где i=1, …, n, 2n регистров хранения коэффициента k_i, n сумматоров делимого блока вычисления позиционных характеристик, n сумматоров делителя блока вычисления позиционных характеристик, n первых умножителей делимого, n вторых умножителей делимого, n первых умножителей делителя, n вторых умножителей делителя, сумматора значения F(A), сумматора значения F(-A), сумматора значения F(B), сумматора значения F(-В), регистра хранения значения F(А), регистра хранения значения F(-А), регистра хранения значения F(В), регистра хранения значения F(-B), элемента XOR, мультиплексора делимого, мультиплексора делителя и блока сравнения, где первый вход регистра делимого связан со входом делимого, второй и третий входы связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, 1-й выход соединен со входом 1-го инвертора делимого блока вычисления позиционных характеристик и вторым входом 1-го умножителя положительного делимого, первый вход которого связан с выходом регистра хранения коэффициента k₁, подключенного одновременно ко второму входу 1-го умножителя отрицательного делимого, первый вход которого соединен с выходом 1-го сумматора делимого блока вычисления позиционных характеристик, на третий вход которого постоянно подается значение логической единицы, второй вход соединен с выходом 1-го инвертора делимого блока вычисления позиционных характеристик, первый вход подключен к выходу регистра хранения модуля р₁, 2-й выход регистра делимого соединен со входом 2-го инвертора делимого блока вычисления позиционных характеристик и вторым входом 2-го умножителя положительного делимого, первый вход которого связан с выходом регистра хранения коэффициента k₂, подключенного одновременно ко второму входу 2-го умножителя отрицательного делимого, первый вход которого соединен с выходом 2-го сумматора делимого блока вычисления позиционных характеристик, на третий вход которого постоянно подается значение логической единицы, второй вход соединен с выходом 2-го инвертора делимого блока вычисления позиционных характеристик, первый вход подключен к выходу регистра хранения модуля р₂, аналогичные связи по остальным выходам регистра делимого, наконец, n-й выход регистра делимого соединен со входом n-го инвертора делимого блока вычисления позиционных характеристик и вторым входом n-го умножителя положительного делимого, первый вход которого связан с выходом регистра хранения коэффициента k_n, подключенного одновременно ко второму входу n-го умножителя отрицательного делимого, первый вход которого соединен с выходом n-го сумматора делимого блока вычисления позиционных характеристик, на третий вход которого постоянно подается значение логической единицы, второй вход соединен с выходом n-го инвертора делимого блока вычисления позиционных характеристик, первый вход подключен к выходу регистра хранения модуля p_n, выход 1-го умножителя положительного делимого подключен к 1-му входу сумматора значения F(А), выход 2-го умножителя положительного делимого подключен ко 2-му входу сумматора значения F(А), и так далее, наконец, выход n-го умножителя положительного делимого подключен к n-му входу сумматора значения F(А), выход 1-го умножителя отрицательного делимого подключен к 1-му входу сумматора значения F(-A), выход 2-го умножителя отрицательного делимого подключен ко 2-му входу сумматора значения F(-A), и так далее, наконец, выход n-го умножителя отрицательного делимого подключен к n-му входу сумматора значения F(-A), первый вход регистра делителя связан со входом делителя, второй и третий входы связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, 1-й выход соединен со входом 1-го инвертора делителя блока вычисления позиционных характеристик и вторым входом 1-го умножителя положительного делителя, первый вход которого связан с выходом регистра хранения коэффициента k₁, подключенного одновременно ко второму входу 1-го умножителя отрицательного делителя, первый вход которого соединен с выходом 1-го сумматора делителя блока вычисления позиционных характеристик, на третий вход которого постоянно подается значение логической единицы, второй вход соединен с выходом 1-го инвертора делителя блока вычисления позиционных характеристик, первый вход подключен к выходу регистра хранения модуля р₁, 2-й выход регистра делителя соединен со входом 2-го инвертора делителя блока вычисления позиционных характеристик и вторым входом 2-го умножителя положительного делителя, первый вход которого связан с выходом регистра хранения коэффициента k₂, подключенного одновременно ко второму входу 2-го умножителя отрицательного делителя, первый вход которого соединен с выходом 2-го сумматора делителя блока вычисления позиционных характеристик, на третий вход которого постоянно подается значение логической единицы, второй вход соединен с выходом 2-го инвертора делителя блока вычисления позиционных характеристик, первый вход подключен к выходу регистра хранения модуля р₂, аналогичные связи по остальным выходам регистра делителя, наконец, n-й выход регистра делителя соединен со входом n-го инвертора делителя блока вычисления позиционных характеристик и вторым входом n-го умножителя положительного делителя, первый вход которого связан с выходом регистра хранения коэффициента k_n, подключенного одновременно ко второму входу n-го умножителя отрицательного делителя, первый вход которого соединен с выходом n-го сумматора делителя блока вычисления позиционных характеристик, на третий вход которого постоянно подается значение логической единицы, второй вход соединен с выходом n-го инвертора делителя блока вычисления позиционных характеристик, первый вход подключен к выходу регистра хранения модуля p_n, выход 1-го умножителя положительного делителя подключен к 1-му входу сумматора значения F(B), выход 2-го умножителя положительного делителя подключен ко 2-му входу сумматора значения F(B), и так далее, наконец, выход n-го умножителя положительного делителя подключен к n-му входу сумматора значения F(В), выход 1-го умножителя отрицательного делителя подключен к 1-му входу сумматора значения F(-B), выход 2-го умножителя отрицательного делителя подключен ко 2-му входу сумматора значения F(-В), и так далее, наконец, выход n-го умножителя отрицательного делителя подключен к n-му входу сумматора значения F(-В), выход которого подключен к первому входу регистра хранения значения F(-B), второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, выход соединен с первым входом мультиплексора делителя, второй вход которого соединен с выходом регистра хранения значения F(B), второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход подключен к первому выходу сумматора, значения F(В), второй выход которого одновременно соединен со вторым входом элемента XOR и управляющим входом мультиплексора делителя, выход которого является четвертым выходом блока вычисления позиционных характеристик и подключен к четвертому входу блока уточнения аппроксимационного ряда, а также подключен ко второму входу блока сравнения, первый вход которого соединен с пятым выходом блока вычисления позиционных характеристик и подключен к третьему входу блока уточнения аппроксимационного ряда, и является выходом мультиплексора делимого, управляющий вход которого соединен с первым входом элемента XOR и вторым выходом сумматора значения F(A), первый выход которого соединен с первым входом регистра хранения значения F(A), второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, а выход соединен со вторым входом мультиплексора делимого, первый вход которого подключен к выходу регистра хранения значения F(-A), второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход подключен к выходу сумматора значения F(-A), выход элемента XOR является первым выходом блока вычисления позиционных характеристик и подключен к первому входу блока вывода частного, второй и третий входы которого соединены с первым и вторым выходами блока сравнения соответственно; блок уточнения аппроксимационного ряда содержит регистр сдвига, счетчик, регистр хранения F(|A|), регистр хранения уменьшаемого, мультиплексор выбора уменьшаемого, инвертор блока уточнения аппроксимационного ряда, память хранения степеней «2» в СОК, сумматор блока уточнения аппроксимационного ряда, мультиплексор выбора следующего уменьшаемого, элемент НЕ, элемент И, причем первый вход регистра сдвига соединен с четвертым выходом блока вычисления позиционных характеристик, второй и третий входы связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, четвертый вход соединен с первым выходом счетчика, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, второй выход является вторым выходом блока уточнения аппроксимационного ряда и соединен с седьмым входом блока вывода частного, первый выход счетчика подключен также к управляющему входу мультиплексора выбора уменьшаемого, второй вход которого соединен с выходом регистра хранения F(|A|), второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход соединен с пятым выходом блока вычисления позиционных характеристик, первый вход мультиплексора выбора уменьшаемого соединен с выходом регистра хранения уменьшаемого, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход подключен к выходу мультиплексора выбора следующего уменьшаемого, первый вход которого соединен с выходом мультиплексора выбора уменьшаемого, который одновременно соединен с первым входом сумматор блока уточнения аппроксимационного ряда, второй вход которого соединен с выходом инвертора блока уточнения аппроксимационного ряда, вход которого соединен со вторым выходом регистра сдвига, второй вход мультиплексора выбора следующего уменьшаемого соединен с первым выходом сумматора блока уточнения аппроксимационного ряда, второй выход которого подключен одновременно к управляющему входу мультиплексора выбора следующего уменьшаемого и входу элемента НЕ, выход которого подключен ко второму входу элемента И, первый вход которого соединен с выходом памяти хранения степеней «2» в СОК, а выход соединен с шестым входом блока вывода частного, состоящего из элемента ИЛИ блока вывода частного, элемента задержки, удерживающего регистра, n регистров хранения остатка по модулю p_i, n сумматоров по модулю p_i, n демультиплексоров по модулю p_i, n регистров хранения суммы по модулю p_i, n инверторов блока вывода частного, n регистров хранения модуля p_i, n сумматоров блока вывода частного, n регистров хранения обратного значения суммы по модулю p_i, n мультиплексоров выбора суммы, удерживающий регистр знака, регистр хранения суммы в СОК, регистр хранения значения «1», регистр хранения значения «-1», мультиплексор равенства абсолютных величии делимого и делителя, мультиплексор вывода частного, регистр хранения частного, при этом первый выход блока уточнения аппроксимационного ряда соединен с первым входом регистра хранения остатка по модулю p₁, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, а выход соединен с первым входом сумматора по модулю р₁, выход которого соединен с информационным входом демультиплексора по модулю р₁, управляющий вход которого подключен ко второму выходу блока уточнения аппроксимационного ряда, а второй выход соединен со вторым входом сумматора по модулю р₁, первый выход подключен одновременно ко входу 1-го инвертора блока вывода частного и первому входу регистра хранения суммы по модулю р₁, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, выход соединен с первым входом 1-го мультиплексора выбора суммы, второй вход которого соединен с выходом регистра хранения обратного значения суммы по модулю р₁, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход соединен с выходом 1-го сумматор блока вывода частного, на третий вход которого постоянно подается логическая единица, второй вход соединен с выходом регистра хранения модуля р₁, первый вход соединен с выходом 1-го инвертора блока вывода частного, первый выход блока уточнения аппроксимационного ряда соединен с первым входом регистра хранения остатка по модулю р₂, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, а выход соединен с первым входом сумматора по модулю р₂, выход которого соединен с информационным входом демультиплексора по модулю р₂, управляющий вход которого подключен ко второму выходу блока уточнения аппроксимационного ряда, а второй выход соединен со вторым входом сумматора по модулю р₂, первый выход подключен одновременно ко входу 2-го инвертора блока вывода частного и первому входу регистра хранения суммы по модулю p₂, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, выход соединен с первым входом 2-го мультиплексора выбора суммы, второй вход которого соединен с выходом регистра хранения обратного значения суммы по модулю р₂, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход соединен с выходом 2-го сумматор блока вывода частного, на третий вход которого постоянно подается логическая единица, второй вход соединен с выходом регистра хранения модуля р₂, первый вход соединен с выходом 2-го инвертора блока вывода частного, аналогично первый выход блока уточнения аппроксимационного ряда соединен с первыми входами регистров хранения остатка по модулю p_i, и так далее, наконец, первый выход блока уточнения аппроксимационного ряда соединен с первым входом регистра хранения остатка по модулю p_n, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, а выход соединен с первым входом сумматора по модулю p_n, выход которого соединен с информационным входом демультиплексора по модулю p_n, управляющий вход которого подключен ко второму выходу блока уточнения аппроксимационного ряда, а второй выход соединен со вторым входом сумматора по модулю p_n, первый выход подключен одновременно ко входу n-го инвертора блока вывода частного и первому входу регистра хранения суммы по модулю p_n, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, выход соединен с первым входом n-го мультиплексора выбора суммы, второй вход которого соединен с выходом регистра хранения обратного значения суммы по модулю p_n, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход соединен с выходом n-го сумматор блока вывода частного, на третий вход которого постоянно подается логическая единица, второй вход соединен с выходом регистра хранения модуля p_n, первый вход соединен с выходом n-го инвертора блока вывода частного, первый выход блока вычисления позиционных характеристик соединен с первым входом удерживающего регистра знака, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, выход одновременно подключен к управляющим входам мультиплексоров выбора суммы и управляющему входу мультиплексора равенства абсолютных величии делимого и делителя, первый вход которого соединен с выходом регистра хранения значения «-1», второй вход подключен к регистру хранения значения «1», а выход к первому входу мультиплексора выбора частного, второй вход которого подключен к выходу регистра хранения суммы в СОК, n+1-й и n+2-й входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, а входы с 1-го по n-й соединены с выходами мультиплексоров выбора суммы с 1-го по n-й соответственно, управляющий вход мультиплексора вывода частного соединен с выходом удерживающего регистра, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, первый вход соединен со вторым выходом блока сравнения, который одновременно подключен ко второму входу элемента ИЛИ блока вывода частного, первый вход которого соединен с первым выходом блока сравнения, а выход соединен со входом элемента задержки, выход которого соединен со вторым входом элемента ИЛИ, выход мультиплексора вывода частного соединен с первым входом регистра хранения частного, второй и третий входы которого связаны со входом тактового импульса и выходом элемента ИЛИ соответственно, а выход соединен с выходом вывода частного.