ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ Российский патент 2017 года по МПК G06F7/57 H03K19/23 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2440601, кл. G06F 7/57, 2012), которые содержат мажоритарные элементы и с помощью трех сигналов константной настройки реализуют любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся большие аппаратурные затраты, обусловленные тем, что, в частности, упомянутый аналог содержит семнадцать мажоритарных элементов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2517720, кл. G06F 7/57, 2014), который содержит мажоритарные элементы и с помощью трех сигналов константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип содержит двенадцать мажоритарных элементов.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем десять мажоритарных элементов, которые имеют по три входа, второй вход седьмого, первый вход четвертого мажоритарных элементов и объединенные первые входы седьмого, восьмого, девятого мажоритарных элементов соединены соответственно с выходом пятого мажоритарного элемента, третьим и первым настроечными входами логического преобразователя, особенность заключается в том, что выходы i-го и шестого мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го и восьмого мажоритарных элементов, выход седьмого и выход десятого мажоритарных элементов подключены соответственно к первому входу третьего и третьему входу восьмого мажоритарных элементов, а третий вход k-го и выход четвертого мажоритарных элементов соединены соответственно с выходом (12-k)-го мажоритарного элемента и выходом логического преобразователя, первый и второй настроечные входы которого подключены соответственно к первому входу пятого мажоритарного элемента и объединенным первым входам первого, второго, шестого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁, …, 1₁₀, которые имеют по три входа, причем выходы элементов и соединены соответственно с вторыми входами элементов 1_i+1 и 1_j+2, выход элемента 1₇ и выход элемента 1₁₀ подключены соответственно к первому входу элемента 1₃ и третьему входу элемента 1₈, а третий вход элемента и выход элемента 1₄ соединены соответственно с выходом элемента 1_12-k и выходом логического преобразователя, третий, первый и второй настроечные входы которого подключены соответственно к первому входу элемента 1₄, объединенным первым входам элементов 1₅, 1₇, 1₈, 1₉ и объединенным первым входам элементов 1₁, 1₂, 1₆.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором, третьем настроечных входах фиксируются соответственно необходимые сигналы константной настройки. На вторые входы элементов 1₁, 1₅, первый вход элемента 1₁₀; третьи входы элементов 1₁, 1₅, второй вход элемента 1₁₀; третьи входы элементов 1₂, 1₇, 1₁₀; вторые и третьи входы элементов 1₆, 1₉ подаются соответственно двоичные сигналы х₁; х₂; х₃; х₄ и х₅ (x₁, …, x₅ ∈{0,1}). На выходе мажоритарного элемента 1_m имеем mаj(a_m1, а_m2, а_m3)=а_m1а_m2∨а_m1а_m3∨а_m2а_m3, где а_m1, а_m2, а_m3 и ∨, • есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 1₄ определяется выражением

в котором Таким образом, на выходе предлагаемого преобразователя получим

,

где τ₁, …, τ₅ есть простые симметричные булевы функции пяти аргументов x₁, …, х₅ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом указанный преобразователь содержит десять мажоритарных элементов.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью трех сигналов константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами.

Логический преобразователь предназначен для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Технический результат заключается в уменьшении аппаратурных затрат. Логический преобразователь содержит десять мажоритарных элементов (1₁, …, 1₁₀). 1 ил.

Логический преобразователь, предназначенный для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, содержащий десять мажоритарных элементов, которые имеют по три входа, причем второй вход седьмого, первый вход четвертого мажоритарных элементов и объединенные первые входы седьмого, восьмого, девятого мажоритарных элементов соединены соответственно с выходом пятого мажоритарного элемента, третьим и первым настроечными входами логического преобразователя, отличающийся тем, что выходы i-го и шестого мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го и восьмого мажоритарных элементов, выход седьмого и выход десятого мажоритарных элементов подключены соответственно к первому входу третьего и третьему входу восьмого мажоритарных элементов, а третий вход k-го и выход четвертого мажоритарных элементов соединены соответственно с выходом (12-k)-го мажоритарного элемента и выходом логического преобразователя, первый и второй настроечные входы которого подключены соответственно к первому входу пятого мажоритарного элемента и объединенным первым входам первого, второго, шестого мажоритарных элементов.