ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ Российский патент 2017 года по МПК G06F7/00 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2281545, кл. G06F 7/57, 2006 г.), которые с помощью константной настройки реализуют любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=4.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка пяти входных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2542895, кл. G06F 7/57, 2015 г.), который содержит восемь мажоритарных элементов и с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=5.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что максимальное время задержки распространения сигнала в прототипе определяется выражением 6×ΔT_M, где Δt_M есть время задержки мажоритарного элемента.

Техническим результатом изобретения является повышение быстродействия при сохранении аппаратурного состава и функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем восемь мажоритарных элементов, выход i-го (i∈{1,2,3,5}) мажоритарного элемента и первые входы четвертого, седьмого мажоритарных элементов соединены соответственно с вторым входом (i+1)-го мажоритарного элемента и вторым настроечным входом логического преобразователя, первый, j-й () информационные и первый настроечный входы которого подключены соответственно к второму входу первого, третьему входу (j-1)-го мажоритарных элементов и первым входам первого, второго, третьего, шестого мажоритарных элементов, особенность заключается в том, что второй, третий входы k-го (), первый вход и выход восьмого мажоритарных элементов соединены соответственно с выходами (k-1)-го, (2×k-12)-го мажоритарных элементов, первым настроечным входом и выходом логического преобразователя, первый, второй, третий и четвертый информационные входы которого подключены соответственно к первому, второму, третьему входам пятого и третьему входу шестого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁, …, 1₈, причем выход элемента 1_i (i∈{1, 2, 3, 5}) и первые входы элементов 1₄, 1₇ соединены соответственно с вторым входом элемента 1_i+1 и вторым настроечным входом логического преобразователя, первый, j-й (J=2,5) информационные и первый настроечный входы которого подключены соответственно к второму входу элемента 1₁, третьему входу элемента 1_j-1 и первым входам элементов 1₁, 1₂, 1₃, 1₆, второй, третий входы элемента 1_k (), первый вход и выход элемента 1₈ соединены соответственно с выходами элементов 1_k-1 и 1_2×k-12, первым настроечным входом и выходом логического преобразователя, первый, второй, третий и четвертый информационные входы которого подключены соответственно к первому, второму, третьему входам элемента 1₅ и третьему входу элемента 1₆.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором настроечных входах фиксируются соответственно необходимые сигналы константной настройки ƒ₁,ƒ₂∈{0,1}. На его первый, …, пятый информационные входы подаются соответственно двоичные сигналы x₁, …, x₅∈{0,1}. На выходе мажоритарного элемента 1_m () имеем , где a_m1, a_m2, a_m3 и , есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 1₈ определяется выражением

,

в котором . Таким образом, на выходе предлагаемого логического преобразователя получим

где τ₁, τ₂, τ₄, τ₅ есть простые симметричные булевы функции пяти аргументов x₁, …, x₅ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. -М.: Энергия, 1974 г.). При этом указанный преобразователь содержит восемь мажоритарных элементов, а максимальное время задержки распространения в нем сигнала равно 5×Δt_M, где Δt_M - время задержки мажоритарного элемента.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константой настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=5, имеет аппаратурный состав прототипа и обладает более высоким по сравнению с ним быстродействием.

Изобретение относится к вычислительной технике. Технический результат заключается в повышении быстродействия. Логический преобразователь предназначен для реализации любой из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=5, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический преобразователь содержит восемь мажоритарных элементов (1₁, …, 1₈), а максимальное время задержки распространения сигнала в нем равно 5×Δt_M, где Δt_M - время задержки мажоритарного элемента. В результате достигнуто повышение быстродействия при сохранении аппаратурного состава и функциональных возможностей прототипа. 1 ил.

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий восемь мажоритарных элементов, причем выход i-го (i∈{1, 2, 3, 5}) мажоритарного элемента и первые входы четвертого, седьмого мажоритарных элементов соединены соответственно с вторым входом (i+1)-го мажоритарного элемента и вторым настроечным входом логического преобразователя, первый, j-й информационные и первый настроечный входы которого подключены соответственно к второму входу первого, третьему входу (j-1)-го мажоритарных элементов и первым входам первого, второго, третьего, шестого мажоритарных элементов, отличающийся тем, что второй, третий входы k-го первый вход и выход восьмого мажоритарных элементов соединены соответственно с выходами (k-1)-го, (2×k-12)-го мажоритарных элементов, первым настроечным входом и выходом логического преобразователя, первый, второй, третий и четвертый информационные входы которого подключены соответственно к первому, второму, третьему входам пятого и третьему входу шестого мажоритарных элементов.