ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ Российский патент 2018 года по МПК G06F7/57 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2281545, кл. G06F 7/57, 2006 г.), которые с помощью константной настройки реализуют любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=4.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка пяти входных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2542895, кл. G06F 7/57, 2015 г.), который содержит восемь мажоритарных элементов и с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁,τ₂,τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=5.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что максимальное время задержки распространения сигнала в прототипе определяется выражением 6×Δt_M, где Δt_M есть время задержки мажоритарного элемента.

Техническим результатом изобретения является повышение быстродействия при сохранении аппаратурного состава и функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем восемь мажоритарных элементов, выходы i-го (), восьмого мажоритарных элементов и объединенные первые входы первого, второго, пятого, шестого мажоритарных элементов подключены соответственно к второму входу (i+1)-го, третьему входу шестого мажоритарных элементов и первому настроечному входу логического преобразователя, первый, второй и третий информационные входы которого соединены соответственно с вторым, третьим входами первого и третьим входом второго мажоритарных элементов, особенность заключается в том, что выходы пятого, шестого и седьмого мажоритарных элементов соединены соответственно с третьими входами третьего, четвертого и вторым входом шестого мажоритарных элементов, а j-й () вход седьмого, j-й вход восьмого и m-й () вход пятого мажоритарных элементов подключены соответственно к j-му, (j+2)-му и (m+2)-му информационным входам логического преобразователя, первый, второй настроечные входы и выход которого соединены соответственно с первыми входами четвертого, третьего и выходом четвертого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁, …, 1₈, причем выходы элементов 1_i (), 1_r () и 1₇, 1₈ соединены соответственно с вторым входом элемента 1_i+1, третьим входом элемента 1_r-2 и вторым, третьим входами элемента 1₆, а m-е () входы элементов 1₁, 1₅, j-е () входы элементов 1₇, 1₈, третий вход элемента 1₂ и первый вход элемента 1₃ подключены соответственно к (m-1)-му, (m+2)-му, j-му, (j+2)-му, третьему информационным и второму настроечному входам логического преобразователя, выход и первый настроечный вход которого соединены соответственно с выходом элемента 1₄ объединенными первыми входами элементов 1₁, 1₂, 1₄, 1₅, 1₆.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором настроечных входах фиксируются соответственно необходимые сигналы ƒ₁, ƒ₂ ∈ {0, 1} константной настройки. На его первый, …, пятый информационные входы подаются соответственно подлежащие обработке двоичные сигналы x_l, …, x₅ ∈ {0, 1}. На выходе мажоритарного элемента 1_k () имеем Maj(a_k1, a_k2, a_k3)=a_k1a_k2 ∨ a_k1a_k3 ∨ a_k2a_k3, где a_k1, a_k2, a_k3 и ∨, ⋅ есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 1₄ определяется выражением

в котором (). Таким образом, на выходе предлагаемого преобразователя получим

где τ₁, τ₂, τ₄, τ₅ есть простые симметричные булевы функции пяти аргументов х₁, …, х₅ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом указанный преобразователь содержит восемь мажоритарных элементов, а максимальное время задержки распространения в нем сигнала равно 4×Δt_M, где Δt_M - время задержки мажоритарного элемента.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=5, имеет аппаратурный состав прототипа и обладает более высоким по сравнению с ним быстродействием.

Изобретение относится к вычислительной технике. Технический результат - повышение быстродействия при сохранении аппаратурного состава и функциональных возможностей прототипа. Для этого предложен логический преобразователь, предназначенный для реализации любой из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический преобразователь содержит восемь мажоритарных элементов (1₁, …, 1₈), а максимальное время задержки распространения сигнала в нем равно 4×Δt_M, где Δt_М - время задержки мажоритарного элемента. 1 ил.

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий восемь мажоритарных элементов, причем выходы i-го , восьмого мажоритарных элементов и объединенные первые входы первого, второго, пятого, шестого мажоритарных элементов подключены соответственно к второму входу (i+1)-го, третьему входу шестого мажоритарных элементов и первому настроечному входу логического преобразователя, первый, второй и третий информационные входы которого соединены соответственно с вторым, третьим входами первого и третьим входом второго мажоритарных элементов, отличающийся тем, что выходы пятого, шестого и седьмого мажоритарных элементов соединены соответственно с третьими входами третьего, четвертого и вторым входом шестого мажоритарных элементов, а j-й вход седьмого, j-й вход восьмого и m-й вход пятого мажоритарных элементов подключены соответственно к j-му, (j+2)-му и (m+2)-му информационным входам логического преобразователя, первый, второй настроечные входы и выход которого соединены соответственно с первыми входами четвертого, третьего и выходом четвертого мажоритарных элементов.