ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ Российский патент 2017 года по МПК G06F7/57 H03K19/23 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2443009, кл. G06F 7/57, 2012 г.), которые реализуют любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2393527, кл. G06F 7/57, 2010 г.), который содержит восемь мажоритарных элементов и реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем восемь мажоритарных элементов, которые имеют по три входа, первые входы первого, второго мажоритарных элементов соединены с первым настроечным входом логического преобразователя, особенность заключается в том, что в него дополнительно введены три мажоритарных элемента, которые имеют по три входа, выходы i-го и j-го мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го и (j+2)-го мажоритарных элементов, выход девятого и выход r-го мажоритарных элементов подключены соответственно к первому входу третьего и третьему входу (r-3)-го мажоритарных элементов, а третий вход k-го и выход четвертого мажоритарных элементов соединены соответственно с выходом (k+4)-го мажоритарного элемента и выходом логического преобразователя, четвертый и первый, второй, третий настроечные входы которого подключены соответственно к второму входу одиннадцатого мажоритарного элемента и объединенным первым входам четвертого, пятого мажоритарных элементов, объединенным первым входам восьмого, девятого, одиннадцатого мажоритарных элементов, объединенным первым входам шестого, седьмого мажоритарных элементов.

На фиг. представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁, …, 1₁₁, которые имеют по три входа, причем выходы элементов 1_i и 1_j соединены соответственно с вторыми входами элементов 1_i+1 и 1_j+2, выход элемента 1₉ и выход элемента 1_r подключены соответственно к первому входу элемента 1₃ и третьему входу элемента 1_r-3, а третий вход элемента 1_k и выход элемента 1₄ соединены соответственно с выходом элемента 1_k+4 и выходом логического преобразователя, четвертый и первый, второй, третий настроечные входы которого подключены соответственно к второму входу элемента 1₁₁ и объединенным первым входам элементов 1₁, 1₂, 1₄, 1₅, объединенным первым входам элементов 1₈, 1₉, 1₁₁, объединенным первым входам элементов 1₆, 1₇.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый, …, четвертый настроечные входы подаются соответственно необходимые двоичные сигналы . На вторые входы элементов 1₁, 1₆, первый вход элемента 1₁₀; третьи входы элементов 1₁, 1₆, второй вход элемента 1₁₀; третьи входы элементов 1₂, 1₁₀, 1₁₁; вторые и третьи входы элементов 1₅, 1₉ подаются соответственно двоичные сигналы х_1; x₂; x₃, x₄ и х₅ (x₁, …, x₅∈{0,1}). На выходе мажоритарного элемента 1_m имеем Maj(a_m1, a_m2, a_m3)=a_m1a_m2∨a_m1a_m3∨a_m2a_m3, где a_m1, a_m2, a_m3 и ∨; есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 1₄ определяется выражением

где

Таким образом, на выходе предлагаемого преобразователя получим

где τ₁, …, τ₆ есть простые симметричные булевы функции шести аргументов x₁, …, x₆ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует любую из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.

Логический преобразователь предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Технический результат заключается в обеспечении реализация любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов. Такой результат достигается за счет одиннадцати мажоритарных элементов (1₁, …, 1₁₁) и новой схемы их соединения. 1 ил.

Логический преобразователь, предназначенный для реализации любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов, содержащий восемь мажоритарных элементов, которые имеют по три входа, причем первые входы первого, второго мажоритарных элементов соединены с первым настроечным входом логического преобразователя, отличающийся тем, что в него дополнительно введены три мажоритарных элемента, которые имеют по три входа, выходы i-го и j-го мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го и (j+2)-го мажоритарных элементов, выход девятого и выход r-го мажоритарных элементов подключены соответственно к первому входу третьего и третьему входу (r-3)-го мажоритарных элементов, а третий вход k-го и выход четвертого мажоритарных элементов соединены соответственно с выходом (k+4)-го мажоритарного элемента и выходом логического преобразователя, четвертый и первый, второй, третий настроечные входы которого подключены соответственно к второму входу одиннадцатого мажоритарного элемента и объединенным первым входам четвертого, пятого мажоритарных элементов, объединенным первым входам восьмого, девятого, одиннадцатого мажоритарных элементов, объединенным первым входам шестого, седьмого мажоритарных элементов.