ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ Российский патент 2021 года по МПК G06F7/57 H03K19/23 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (патент РФ 2281545, кл. G06F7/57, 2006 г.; патент РФ 2417404, кл. G06F7/57, 2011 г.; патент РФ 2518669, кл. G06F7/57, 2014 г.), которые содержат мажоритарные элементы и с помощью константной настройки реализуют любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов – входных двоичных сигналов, при n = 4.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ₁, τ₂, τ_n-1, τ_n, при n = 7.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2248034, кл. G06F7/38, 2005 г.), который содержит одиннадцать мажоритарных элементов и с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов – входных двоичных сигналов, при n = 4.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ₁, τ₂, τ_n-1, τ_n, при n = 7.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n = 7.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем одиннадцать мажоритарных элементов, выход j-го третий вход одиннадцатого и первый вход m-го мажоритарных элементов соединены соответственно с вторым входом (j+1)-го, выходом шестого мажоритарных элементов и первым настроечным входом логического преобразователя, первый, второй, третий, четвертый информационные входы и выход которого подключены соответственно к второму, третьему входам первого, третьим входам второго, третьего и выходу одиннадцатого мажоритарных элементов, особенность заключается в том, что выход m-го мажоритарного элемента соединен с вторым входом (m+1)-го мажоритарного элемента, третий вход i-го мажоритарного элемента соединен с выходом (i-6)-го мажоритарного элемента, а первый, второй, третий входы седьмого, первый вход i-го и третий вход (i-4)-го мажоритарных элементов подключены соответственно к первому, второму, третьему, (i-4)-му и (i-3)-му информационным входам логического преобразователя, первый и второй настроечные входы которого соединены соответственно с первыми входами одиннадцатого и шестого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁, …, 1₁₁, причем выходы элементов и соединены соответственно с вторыми входами элементов 1_m+1 и 1_j+1, третьи входы элементов и 1₁₁ подключены соответственно к выходам элементов 1_i-6 и 1₆, а второй, третий входы элемента 1₁, третий вход элемента 1_m+1, первый вход элемента 1₆ и выход элемента 1₁₁ соединены соответственно с первым, вторым, (m+2)-м информационными, вторым настроечным входами и выходом логического преобразователя, первый, второй, третий, (i-4)-й информационные и первый настроечный входы которого подключены соответственно к первому, второму, третьему входам элемента 1₇, первому входу элемента 1_i и первым входам элементов 1_m, 1₁₁.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором настроечных входах фиксируются соответственно необходимые сигналы f₁, f₂ ∈{0,1} константной настройки. На его первый, …, седьмой информационные входы подаются соответственно двоичные сигналы x₁, _…, x₇ ∈{0,1}. На выходе мажоритарного элемента имеем a_k1 # a_k2 # a_k3 = a_k1 a_k2 ∨ a_k1 a_k3 ∨ a_k2 a_k3, где a_k1, a_k2, a_k3 и ∨, ⋅, # есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И, Maj. Следовательно, сигнал на выходе элемента 1₁₁ определяется выражением

в котором Таким образом, на выходе предлагаемого логического преобразователя получим

где τ₁, τ₂, τ₆, τ₇ есть простые симметричные булевы функции семи аргументов x₁, …, x₇ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов – входных двоичных сигналов, при n = 7.

Настоящее техническое решение относится к области вычислительной техники. Технический результат заключается в расширении функциональных возможностей, заключающихся в обеспечении реализации с помощью константной настройки любой из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n = 7. Технический результат достигается за счёт логического преобразователя, который содержит одиннадцать мажоритарных элементов (l₁, …, l₁₁). 1 ил.

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий одиннадцать мажоритарных элементов, причем выход j-го третий вход одиннадцатого и первый вход m-го мажоритарных элементов соединены соответственно с вторым входом (j+1)-го, выходом шестого мажоритарных элементов и первым настроечным входом логического преобразователя, первый, второй, третий, четвертый информационные входы и выход которого подключены соответственно к второму, третьему входам первого, третьим входам второго, третьего и выходу одиннадцатого мажоритарных элементов, отличающийся тем, что выход m-го мажоритарного элемента соединен с вторым входом (m+1)-го мажоритарного элемента, третий вход i-го мажоритарного элемента соединен с выходом (i-6)-го мажоритарного элемента, а первый, второй, третий входы седьмого, первый вход i-го и третий вход (i-4)-го мажоритарных элементов подключены соответственно к первому, второму, третьему, (i-4)-му и (i-3)-му информационным входам логического преобразователя, первый и второй настроечные входы которого соединены соответственно с первыми входами одиннадцатого и шестого мажоритарных элементов.