ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ Российский патент 2010 года по МПК G06F7/57 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2281545, кл. G06F 7/57, 2006 г.), которые реализуют любую из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2294007, кл. G06F 7/57, 2007 г.), который содержит мажоритарные элементы и реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты и низкое быстродействие, обусловленные соответственно тем, что прототип содержит девятнадцать мажоритарных элементов и максимальное время задержки распространения сигнала в нем определяется выражением Δt=6Δt_M, где Δt_M есть время задержки мажоритарного элемента.

Техническим результатом изобретения является уменьшение аппаратурных затрат и повышение быстродействия при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем восемь мажоритарных элементов, особенность заключается в том, что объединенные вторые входы первого - третьего, объединенные третьи входы первого, шестого и объединенные третьи входы второго, четвертого мажоритарных элементов соединены соответственно с первым, вторым и третьим информационными входами логического преобразователя, четвертый информационный вход которого образован третьим входом пятого мажоритарного элемента, выход i-го мажоритарного элемента подключен к второму входу (i+3)-го мажоритарного элемента, а выходы четвертого, пятого и шестого мажоритарных элементов соединены соответственно с вторым, третьим входами седьмого и третьим входом восьмого мажоритарных элементов, подключенных выходами соответственно к второму входу восьмого мажоритарного элемента и выходу логического преобразователя, третий, первый и второй настроечные входы которого образованы соответственно третьим входом третьего мажоритарного элемента, объединенными первыми входами первого - третьего, седьмого, восьмого и объединенными первыми входами четвертого - шестого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁,…,1₈, причем объединенные вторые входы элементов 1₁, 1₂, 1₃, объединенные третьи входы элементов 1₁, 1₆ и объединенные третьи входы элементов 1₂, 1₄ соединены соответственно с первым, вторым и третьим информационными входами логического преобразователя, четвертый информационный вход которого образован третьим входом элемента 1₅, выход элемента 1_i подключен к второму входу элемента 1_i+3, а выходы элементов 1₄, 1₅ и 1₆ соединены соответственно с вторым, третьим входами элемента 1₇ и третьим входом элемента 1₈, подключенного вторым входом и выходом соответственно к выходу элемента 1₇ и выходу логического преобразователя, третий, первый и второй настроечные входы которого образованы соответственно третьим входом элемента 1₃, объединенными первыми входами элементов 1₁, 1₂, 1₃, 1₇, 1₈ и объединенными первыми входами элементов 1₄, 1₅, 1₆.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый,…,четвертый информационные и первый,…,третий настроечные входы подаются соответственно двоичные сигналы x₁,…,x₄ ∈ {0,1} и f₁,…,f₃ ∈{0,1}. На выходе мажоритарного элемента 1_k имеем a_k1#a_k2#a_k3=a_k1a_k2∨a_k1a_k3∨a_k2a_k3, где a_k1,a_k2,a_k3 и #, ∨, • есть соответственно сигналы на его первом, втором, третьем входах и символы операций Maj, ИЛИ, И. Следовательно, сигнал на выходе предлагаемого логического преобразователя определяется выражением

Z=f₁(f₁y₁∨f₁y₂∨y₁y₂)∨f₁y₃∨(f₁y₁∨f₁y₂∨y₁y₂)y₃,

где

y₁=f₂(f₁x₁∨f₁x₂∨x₁x₂)∨f₂x₃∨(f₁x₁∨f₁x₂∨x₁x₂)x₃;

y₂=f₂(f₁x₁∨f₁x₃∨x₁x₃)∨f₂x₄∨(f₁x₁∨f₁x₃∨x₁x₃)x₄;

y₃=f₂(f₁x₁∨f₁x₃∨x₁x₃)∨f₂x₂∨(f₁x₁∨f₁x₃∨x₁x₃)x₂;

Таким образом, на выходе предлагаемого логического преобразователя получим

где τ₁,…,τ₅ есть простые симметричные булевы функции пяти аргументов x₁,…,x₅ (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом указанный преобразователь содержит восемь мажоритарных элементов, а максимальное время задержки распространения сигнала в нем определяется выражением Δt=4Δt_M, где Δt_M есть время задержки мажоритарного элемента.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами и более высоким быстродействием.

Логический преобразователь предназначен для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат и повышение быстродействия. Устройство содержит восемь мажоритарных элементов, четыре информационных и три настроечных входа. 1 ил.

Логический преобразователь для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, содержащий восемь мажоритарных элементов, отличающийся тем, что объединенные вторые входы первого - третьего, объединенные третьи входы первого, шестого и объединенные третьи входы второго, четвертого мажоритарных элементов соединены соответственно с первым, вторым и третьим информационными входами логического преобразователя, четвертый информационный вход которого образован третьим входом пятого мажоритарного элемента, выход i-го мажоритарного элемента подключен к второму входу (i+3)-го мажоритарного элемента, а выходы четвертого, пятого и шестого мажоритарных элементов соединены соответственно с вторым, третьим входами седьмого и третьим входом восьмого мажоритарных элементов, подключенных выходами соответственно к второму входу восьмого мажоритарного элемента и выходу логического преобразователя, третий, первый и второй настроечные входы которого образованы соответственно третьим входом третьего мажоритарного элемента, объединенными первыми входами первого - третьего, седьмого, восьмого и объединенными первыми входами четвертого - шестого мажоритарных элементов.