ЛОГИЧЕСКИЙ МОДУЛЬ Российский патент 2021 года по МПК G06F7/57 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические модули (см., например, патент РФ 2472209, кл. G06F7/57, 2013 г.), которые с помощью константной настройки реализуют любую из простых симметричных булевых функций τ₁, τ₂, τ_0,5×(n+1),τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=5.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ₁, τ₂, τ_0,5×(n+1),τ_n-1, τ_n, при n=7.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2621376, кл. G06F7/57, 2017 г.), который содержит элементы И, элементы ИЛИ, мажоритарные элементы и с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ_0,5×(n+1),τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=5.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ₁, τ₂, τ_0,5×(n+1),τ_n-1, τ_n, при n=7.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций τ₁, τ₂, τ_0,5×(n+1),τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=7.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем два элемента И, два элемента ИЛИ и четыре мажоритарных элемента, первый, второй входы j-го элемента И, третий вход и выход третьего мажоритарного элемента соединены соответственно с первым, вторым входами j-го элемента ИЛИ, выходом второго и вторым входом четвертого мажоритарных элементов, а первый, второй входы первого элемента И подключены соответственно к первому, второму информационным входам логического модуля, особенность заключается в том, что в него дополнительно введены шесть мажоритарных элементов, первый, второй и третий входы j-го мажоритарного элемента соединены соответственно с первым, вторым входами j-го элемента И и третьими входами j-ых элементов И, ИЛИ, выходы (j+3)-го, i-го мажоритарных элементов и выход j-го элемента И подключены соответственно к вторым входам (j+4)-го, (i+1)-го и (4×j-1)-го мажоритарных элементов, третьи входы пятого, шестого, седьмого, девятого мажоритарных элементов и выход j-го элемента ИЛИ соединены соответственно с выходами восьмого, десятого, первого, четвертого и третьим входом (4×j)-го мажоритарных элементов, а объединенные первые входы третьего, седьмого, объединенные первые входы четвертого, шестого, восьмого, девятого, объединенные первые входы пятого, десятого и выход шестого мажоритарных элементов образуют соответственно первый, второй, третий настроечные входы и выход логического модуля, третий, (i-3)-й и седьмой информационные входы которого подключены соответственно к третьему входу первого элемента И, (i-6)-му входу второго и третьему входу десятого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического модуля. Логический модуль содержит элементы И 1₁, 1₂, элементы ИЛИ 2₁, 2₂ и мажоритарные элементы 3₁, …,3₁₀, причем k-й вход элемента 3_j и выходы элементов 1_j, 3_k+2, 3_k+6 соединены соответственно с k-ми входами элементов 1_j, 2_j и вторыми входами элементов 3_4×j-1, 3_k+3, 3_k+7, выходы элементов 3_j, 2_j и третьи входы элементов 3₅, 3₆, 3₉ подключены соответственно к третьим входам элементов 3_11-4×j, 3_4×j и выходам элементов 3₈, 3₁₀, 3₄, а объединенные первые входы элементов 3₃, 3₇, объединенные первые входы элементов 3₄, 3₆, 3₈, 3₉, объединенные первые входы элементов 3₅, 3₁₀ и выход элемента 3₆ образуют соответственно первый, второй, третий настроечные входы и выход логического модуля, k-й, (k+3)-й и седьмой информационные входы которого соединены соответственно с k-ми входами элементов 1₁, 3₂ и третьим входом элемента 3₁₀.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первом, втором, третьем настроечных входах фиксируются соответственно необходимые сигналы у_],у_2,,y₃∈{0,1} константной настройки. На его первый, …,седьмой информационные входы подаются соответственно двоичные сигналы x₁, …, x₇∈{0,1}. На выходе элемента 3_m имеем есть соответственно сигналы на первом, втором, третьем входах этого элемента и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 3₆ определяется выражением

в котором Таким образом, на выходе предлагаемого логического модуля получим

где τ₁,τ₂,τ₄,τ₆,τ₇ есть простые симметричные булевы функции семи аргументов x₁, …, x₇ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г. ).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ_0,5×(n+1),τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=7.

Изобретение относится к логическому модулю, предназначенному для реализации простых симметричных булевых функций. Технический результат заключается в расширении функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций, зависящих от n аргументов. Модуль содержит два элемента И, два элемента ИЛИ и четыре мажоритарных элемента, причем первый, второй входы j-го элемента И, третий вход и выход третьего мажоритарного элемента соединены соответственно с первым, вторым входами j-го элемента ИЛИ, выходом второго и вторым входом четвертого мажоритарных элементов, а первый, второй входы первого элемента И подключены соответственно к первому, второму информационным входам логического модуля, при этом в него дополнительно введены шесть мажоритарных элементов, первый, второй и третий входы j-го мажоритарного элемента соединены соответственно с первым, вторым входами j-го элемента И и третьими входами j-х элементов И, ИЛИ, выходы (j+3)-го, i-го мажоритарных элементов и выход j-го элемента И подключены соответственно к вторым входам (j+4)-го, (i+1)-го и (4×j-1)-го мажоритарных элементов, третьи входы пятого, шестого, седьмого, девятого мажоритарных элементов и выход j-го элемента ИЛИ соединены соответственно с выходами восьмого, десятого, первого, четвертого и третьим входом (4×j)-го мажоритарных элементов, а объединенные первые входы третьего, седьмого, объединенные первые входы четвертого, шестого, восьмого, девятого, объединенные первые входы пятого, десятого и выход шестого мажоритарных элементов образуют соответственно первый, второй, третий настроечные входы и выход логического модуля, третий, (i-3)-й и седьмой информационные входы которого подключены соответственно к третьему входу первого элемента И, (i-6)-му входу второго и третьему входу десятого мажоритарных элементов. 1 ил.

Логический модуль, предназначенный для реализации простых симметричных булевых функций, содержащий два элемента И, два элемента ИЛИ и четыре мажоритарных элемента, причем первый, второй входы j-го элемента И, третий вход и выход третьего мажоритарного элемента соединены соответственно с первым, вторым входами j-го элемента ИЛИ, выходом второго и вторым входом четвертого мажоритарных элементов, а первый, второй входы первого элемента И подключены соответственно к первому, второму информационным входам логического модуля, отличающийся тем, что в него дополнительно введены шесть мажоритарных элементов, первый, второй и третий входы j-го мажоритарного элемента соединены соответственно с первым, вторым входами j-го элемента И и третьими входами j-х элементов И, ИЛИ, выходы (j+3)-го, i-го мажоритарных элементов и выход j-го элемента И подключены соответственно к вторым входам (j+4)-го, (i+1)-го и (4×j-1)-го мажоритарных элементов, третьи входы пятого, шестого, седьмого, девятого мажоритарных элементов и выход j-го элемента ИЛИ соединены соответственно с выходами восьмого, десятого, первого, четвертого и третьим входом (4×j)-го мажоритарных элементов, а объединенные первые входы третьего, седьмого, объединенные первые входы четвертого, шестого, восьмого, девятого, объединенные первые входы пятого, десятого и выход шестого мажоритарных элементов образуют соответственно первый, второй, третий настроечные входы и выход логического модуля, третий, (i-3)-й и седьмой информационные входы которого подключены соответственно к третьему входу первого элемента И, (i-6)-му входу второго и третьему входу десятого мажоритарных элементов.