ПАРАЛЛЕЛЬНЫЙ ВЕРОЯТНОСТНЫЙ СУММАТОР Российский патент 2018 года по МПК G06F19/00 

Изобретение относится к области автоматики и измерительной техники и может быть использовано в арифметических устройствах, специализированных и универсальных ЭВМ.

Из существующего уровня техники известны параллельные сумматоры аналогичного назначения, в состав которых входят двоичные вероятностные элементы, распределительные линии задержки, накопительный счетчик, выходная группа вентилей, счетчик делитель и элемент «ИЛИ» (Вероятностный сумматор параллельного типа, АС №409221, СССР, опубл. 29.07.1973). Основным недостатком данного прототипа является большой аппаратный объем.

Наиболее близким к заявленному техническому решению является параллельный вероятностный сумматор выполняющий операцию суммирования над параллельно поступающими данными, содержащий N-1 элементов задержки, разделяющие во времени вероятностные отображения слагаемых, схему «ИЛИ» на N входов, на входы которой поступают вероятностные отображения с задержкой относительно друг друга и накопительный счетчик, выполняющий операцию суммирования членов вероятностного отображения (Патент 171033, Российская Федерация, МПК G06F 19/00 Параллельный вероятностный сумматор, опубл. 17.05.2017, Бюл. №14.). Основным недостатком второго прототипа является недостаточное быстродействие т.к. вероятностное отображение суммы образуется со сжатием во времени и для восстановления исходного периода следования членов вероятностного отображения требуется введение дополнительных запоминающих элементов.

Задачей, на решение которой направлено заявляемое изобретение - повышение быстродействия выполнения операции сложении нескольких вероятностно представленных операндов при одновременном уменьшении аппаратного объема устройства в целом.

Данная задача решается за счет того, что заявленный параллельный вероятностный сумматор содержит n-разрядный счетчик результата, n-разрядный регистр результата, K-разрядный счетчик количества испытаний, генератор псевдослучайных равномерно распределенных чисел и мультиплексор на M=Log₂Q управляющих входов, на которые поступает случайный равномерно распределенный сигнал с генератора псевдослучайных равномерно распределенных чисел, а на информационные входы подаются Q вероятностно представленных отображений слагаемых, выход мультиплексора подключен ко входу счетчика результата, который содержит n=[log₂K] разрядов, где K - количество статистических испытаний, параллельные выходы которого нагружены на параллельные входы регистра результата аналогичной разрядности, на разрешающий вход которого подключен выход счетчика количества испытаний, на вход «сдвиг влево» регистра результата последовательно подается Log₂Q импульсов сдвига, а на входы синхронизации счетчика количества испытаний и генератора псевдослучайных равномерно распределенных чисел подается синхросигнал с генератора тактовых импульсов, при этом выход регистра результата является выходом всей схемы.

Техническим результатом, обеспечиваемым приведенной совокупностью признаков, является повышение быстродействия и одновременное снижение аппаратного объема устройства, сравнительно с прототипами, достигаемое путем замены схемы прототипов на схему, содержащую: n-разрядный счетчик результата, n-разрядный регистр результата, K-разрядный счетчик количества испытаний, генератор псевдослучайных равномерно распределенных чисел и мультиплексор на Log₂Q управляющих входов.

Сущность изобретения поясняется чертежом, на котором изображена схема параллельного вероятностного сумматора, в состав которой входят:

1 - мультиплексор (MUX);

2 - счетчик результата (СчР);

3 - регистр результата (РгР);

4 - счетчик количества испытаний (СчКИ);

5 - генератор псевдослучайных равномерно распределенных чисел (ГПРРЧ).

Работу параллельного вероятностного сумматора можно рассматривать как работу «переключателя», который в тактовые моменты времени случайным образом подключает к выходу одну из входных шин. Получить такой «переключатель» можно, подавая случайные числа, представленные в параллельном позиционном коде, на информационные входы мультиплексора. Тогда значение логической функции дизъюнкции на выходе мультиплексора в j-й момент времени будет равно:

где μ_qj - значение логической переменной (бита унитарного кода) на управляющем входе мультиплексора.

Определим вероятность того, что S_j примет единичное значение по формуле:

В случае если случайный сигнал на управляющих входах мультиплексора равномерен:

и выражение (2) приобретает вид:

При линейном вероятностном преобразовании выражение (4) упростится и будет иметь вид:

Из выражения (5) следует:

Для определения P(S_j=1) найдем МО случайной величины S_j, которая может принимать только два возможных значения - 0 или 1

В качестве оценки МО (7), с учетом следствия из теоремы Чебышева, примем:

Окончательное выражение для вычисления суммы (5) вероятностных отображений с учетом (8) имеет вид:

Суть предложенного метода параллельного вероятностного суммирования заключается в выполнении параллельной операции арифметического сложения вероятностно представленных операндов, при котором сумматор можно рассматривать как «переключатель», который в тактовые моменты времени случайным образом подключает к выходу одну из входных шин, что позволяет значительно уменьшить аппаратный объем устройства в сравнении с первым прототипом, либо значительно ускорить получение результата в сравнении со вторым прототипом.

Работает устройство следующим образом. На информационные входы мультиплексора в последовательном коде побитно подаются вероятностно представленные слагаемые. В свою очередь, адресные входы мультиплексора подключены к ГПРРЧ, благодаря чему в каждый такт с выхода мультиплексора на СчР будет подаваться одно из K значений вероятностного отображения слагаемого, номер которого в позиционном коде, в данный такт, сгенерировано ГПРРЧ. СчКИ подсчитывает количество статистических испытаний и при достижении К испытаний выдает разрешающий сигнал для записи значения из СчР в РгР. После чего, для получения результата выполнения операции суммирования над Q вероятностно представленными операндами в двоичном позиционном коде необходимо подать на РгР Log2Q сигналов «сдвиг влево».

Таким образом для восстановления результата в классическую цифровую форму необходимо после проведения К испытаний переписать содержимое СчР в РгР и выполнить в РгР операцию «сдвиг влево» на Log₂Q разрядов.

Изобретение относится к области автоматики и измерительной техники. Технический результат направлен на расширение арсенала средств того же назначения. Параллельный вероятностный сумматор включает n-разрядный счетчик результата, n-разрядный регистр результата, K-разрядный счетчик количества испытаний, генератор псевдослучайных равномерно распределенных чисел и мультиплексор на M=Log₂Q управляющих входов, на которые поступает случайный равномерно распределенный сигнал с генератора псевдослучайных равномерно распределенных чисел, а на информационные входы подаются Q вероятностно представленных отображений слагаемых, выход мультиплексора подключен ко входу счетчика результата, параллельные выходы которого нагружены на параллельные входы регистра результата аналогичной разрядности, на разрешающий вход которого подключен выход счетчика количества испытаний, на вход «сдвиг влево» регистра результата последовательно подается Log₂Q импульсов сдвига, а на входы синхронизации счетчика количества испытаний и генератора псевдослучайных равномерно распределенных чисел подается синхросигнал с генератора тактовых импульсов, при этом выход регистра результата является выходом всей схемы. 1 ил.

Параллельный вероятностный сумматор, характеризующийся тем, что содержит n-разрядный счетчик результата, n-разрядный регистр результата, K-разрядный счетчик количества испытаний, генератор псевдослучайных равномерно распределенных чисел и мультиплексор на M=Log₂Q управляющих входов, на которые поступает случайный равномерно распределенный сигнал с генератора псевдослучайных равномерно распределенных чисел, а на информационные входы подаются Q вероятностно представленных отображений слагаемых, выход мультиплексора подключен ко входу счетчика результата, который содержит n=[log₂K] разрядов, где K - количество статистических испытаний, параллельные выходы которого нагружены на параллельные входы регистра результата аналогичной разрядности, на разрешающий вход которого подключен выход счетчика количества испытаний, на вход «сдвиг влево» регистра результата последовательно подается Log₂Q импульсов сдвига, а на входы синхронизации счетчика количества испытаний и генератора псевдослучайных равномерно распределенных чисел подается синхросигнал с генератора тактовых импульсов, при этом выход регистра результата является выходом всей схемы.