Триггерный логический элемент ИЛИ/ИЛИ-НЕ Российский патент 2020 года по МПК H03K19/00 H03K3/00 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.

Известен логический элемент ИЛИ/ИЛИ-НЕ [Гольденберг Л.М. Импульсные устройства. – М.: Радио и связь, 1981, стр. 54, рис. 2.29, б], содержащий семь транзисторов, два диода, восемь резисторов и источник питающего постоянного напряжения. Схема логического элемента имеет два выхода, один из них соответствует реализации логической операции ИЛИ, другой – логической операции ИЛИ-НЕ.

Недостаток его заключается в том, что у него малая нагрузочная способность. Электрический ток только одного из имеющихся транзисторов формирует электрический ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих ток нагрузки, то это бы привело к увеличению максимальной силы электрического тока внешней нагрузки логического элемента и в результате к повышению нагрузочной способности.

Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа логический элемент ИЛИ/ИЛИ-НЕ [Манаев Е.И. Основы радиоэлектроники. – М.: Радио и связь, 1985, стр. 342, рис. 14.23], содержащий шесть транзисторов, пять резисторов и два источника постоянного напряжения.

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного из шести транзисторов формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это бы привело к увеличению максимальной силы электрического тока нагрузки логического элемента и в результате к повышению нагрузочной способности.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента ИЛИ/ИЛИ-НЕ.

Это достигается тем, что в триггерном логическом элементе ИЛИ/ИЛИ-НЕ, содержащем источник питающего постоянного напряжения, минусовой вывод которого соединён с общей шиной, параллельно включённые первый и второй n-p-n транзисторы, выводы баз которых образуют два входа логического элемента относительно общей шины, первый резистор, включённый между общей шиной и общим выводом эмиттеров первого и второго транзисторов, последовательно соединённые второй резистор и третий n-p-n транзистор, свободный вывод второго резистора подключён к плюсовому выводу источника питающего постоянного напряжения, а общий вывод этого второго резистора и коллектора третьего транзистора подсоединён к общему выводу коллекторов первого и второго транзисторов, третий резистор, подключённый к эмиттеру четвёртого n-p-n транзистора, четвёртый резистор, подключённый к базе пятого n-p-n транзистора, пятый резистор, один из выводов которого соединён с общей шиной, также имеется шестой тоже n-p-n транзистор, изменено включение элементов, введены два дополнительных p-n-p транзистора и шесть дополнительных резисторов, первый дополнительный резистор включён между эмиттером третьего транзистора и коллектором пятого транзистора, общий вывод этого дополнительного резистора и коллектора пятого транзистора образует относительно общей шины первый выход (выход ИЛИ) логического элемента, последовательно между собой включены второй дополнительный резистор, первый дополнительный транзистор и третий дополнительный резистор, свободный вывод второго дополнительного резистора подключён к общему выводу второго резистора и плюсового вывода источника питающего постоянного напряжения, база первого дополнительного транзистора подсоединена к общему выводу второго резистора и коллекторов первого, второго и третьего транзисторов, общий вывод коллекторов первого дополнительного транзистора и третьего дополнительного резистора соединён с базой третьего транзистора, а свободный вывод последнего резистора - с общим выводом первого дополнительного резистора и коллектора пятого транзистора, последовательно между собой включены второй дополнительный транзистор и четвёртый дополнительный резистор, эмиттер второго дополнительного транзистора подключён к общему выводу второго дополнительного резистора и эмиттера первого дополнительного транзистора, общий вывод коллектора дополнительного транзистора и четвёртого дополнительного резистора подсоединён к базе четвёртого транзистора, свободный вывод четвёртого дополнительного резистора подключён к свободному выводу четвёртого резистора и их общий вывод соединён со свободным выводом третьего резистора, общий вывод последних трёх резисторов образует относительно общей шины второй выход (выход ИЛИ-НЕ) логического элемента, пятый дополнительный резистор включён между плюсовым выводом источника питающего постоянного напряжения и свободным выводом пятого дополнительного резистора, общий вывод пятого и дополнительного пятого резисторов подключён и к базе второго дополнительного, и к коллектору четвёртого транзисторов, коллектор шестого транзистора подключён к общему выводу третьего, четвёртого и дополнительного четвёртого резисторов, между базой шестого транзистора и общим выводом первого, третьего дополнительных резисторов и коллектора пятого транзистора включён шестой дополнительный резистор, эмиттер шестого транзистора соединён с общей шиной, общая шина заземлена.

Сущность изобретения поясняется схемой триггерного логического элемента ИЛИ/ИЛИ-НЕ (фиг. 1) и таблицей истинности (фиг. 2).

В триггерном логическом элементе ИЛИ/ИЛИ-НЕ общая шина (минусовая вывод) источника 1 питающего постоянного напряжения заземлена. Параллельно включены два n-p-n транзистора 2 и 3. Между общим выводом эмиттеров этих двух транзисторов и «землёй» включён резистор 4. Выводы баз транзисторов 2 и 3 образуют относительно «земли» два входа x₁ и x₂ логического элемента. Последовательно включены резистор 5, n-p-n транзистор 6, резистор 7 и n-p-n транзистор 8. Свободный вывод резистора 5 подсоединён к выходу (плюсовой вывод) источника 1 питающего постоянного напряжения. Общий вывод этого резистора и коллектора транзистора 6 подключён к общему выводу коллекторов транзисторов 2 и 3. Эмиттер транзистора 8 заземлён. Последовательно между собой включены резистор 9, p-n-p транзистор 10 и резистор 11. Свободный вывод резистора 9 подсоединён к выходу источника 1. База транзистора 10 подключена к общему выводу резистора 5 и коллекторов транзисторов 2, 3 и 6. Общий вывод коллектора транзистора 10 и резистора 11 соединён с базой транзистора 6, а свободный вывод резистора 11 - с общим выводом резистора 7 и коллектора транзистора 8. Общий вывод резисторов 7, 11 и коллектора транзистора 8 образует относительно «земли» первый выход y - выход ИЛИ логического элемента.

Последовательно включены p-n-p транзистор 12 и резистор 13. Эмиттер транзистора 12 подсоединён к общему выводу резистора 9 и эмиттера транзистора 10. Последовательно включены резистор 14, n-p-n транзистор 15, резистор 16 и n-p-n транзистор 17. Свободный вывод резистора 14 подсоединён к выходу источника 1. Общий вывод этого резистора и коллектора транзистора 15 подключён к базе транзистора 12. База транзистора 15 соединена с общим выводом коллектора транзистора 12 и резистора 13, а общий вывод резистора 16 и коллектора транзистора 17 - со свободным выводом резистора 13. Эмиттер транзистора 17 заземлён. Общий вывод резисторов 13, 16 и коллектора 17 образует относительно «земли» второй выход - выход ИЛИ-НЕ логического элемента.

Резистор 18 включён между «землёй» и общим выводом базы транзистора 12, резистора 14 и коллектора транзистора 15; резистор 19 - между базой транзистора 8 и общим выводом резистора 13, резистора 16 и коллектора транзистора 17; резистор 20 - между базой транзистора 17 и общим выводом резистора 7, резистора 11 и коллектора транзистора 8.

На фиг. 1 часть схемы на транзисторах 6, 10 и резисторах 5, 7, 9 и 11 является первым триггером на транзисторах противоположного типа проводимости. Часть схемы на транзисторах 12, 15 и резисторах 9, 13, 14 и 16 является вторым таким триггером. Резистор 9 входит и в первый, и во второй триггеры на транзисторах противоположного типа проводимости, и его можно называть общеэмиттерным резистором.

Триггерный логический элемент ИЛИ/ИЛИ-НЕ работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или в районе ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырёх вольт).

Триггер на транзисторах 6, 10 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состояния оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 5 и 11 нулевые значения напряжения. Они прикладываются к базам транзисторов 6, 10, меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии транзисторы 6 и 10 открыты, их электрические токи создают напряжения в том числе на резисторах 5 и 11 больше по абсолютной величине и по значениям пороговых напряжений транзисторов и поддерживают транзисторы 6, 10 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера. Точно так же работает второй триггер на транзисторах 12 и 15 противоположного типа проводимости.

Работа логического элемента ИЛИ/ИЛИ-НЕ отражается таблицей истинности (фиг. 2), где x₁ и x₂ - условное отображение входные сигналов, - условное отображение сигнала на первом (прямом) выходе логического элемента, - условное отображение сигнала на втором (инверсном) выходе и N - номер строки по порядку. В соответствии с первой строкой таблицы истинности на оба входа x₁ и x₂ логического элемента поступают напряжения уровня логического нуля и в худшем случае состояние транзисторов 2 и 3 в районе их пороговых напряжений. Тогда значение силы электрического тока через резистор 5 весьма мало, малым является значение напряжения на этом резисторе, меньше напряжения порога срабатывания триггера, не влияет на состояние триггера на транзисторах 6 и 10 противоположного типа проводимости и не может его перевести во второе состояние. За счёт делителя на резисторах 14, 18 напряжение на базе транзистора 12 должно быть больше напряжения порога срабатывания второго триггера на транзисторах противоположного типа проводимости 12, 15 и этот триггер во втором состоянии. За счёт электрического тока транзисторов этого триггера на втором (инверсном) выходе логического элемента высокий уровень напряжения - уровень логической единицы. Эмиттерный ток транзистора 12 создаёт на резисторе 9 падение напряжения, которое плюсом приложено через резистор 5 к базе p-n-p транзистора 10, дополнительно способствует его закрытому состоянию и соответственно первому состоянию триггера на транзисторах 6, 10. Нулевое значение силы электрического тока первого триггера на транзисторах противоположного типа проводимости создаёт на первом (прямом) выходе логического элемента напряжение уровня логического нуля.

С инверсного выхода логического элемента напряжение уровня логической единицы приложено к резистору 19, которое поддерживает транзистор 8 в открытом состоянии. Тогда через этот транзистор разряжается ранее заряженная эквивалентная паразитная ёмкость (сумма выходной ёмкости логического элемента и входной ёмкости нагрузки). Малое сопротивление открытого транзистора 8 уменьшает постоянную времени разряда эквивалентной паразитной ёмкости, тем самым уменьшает время разряда этой ёмкости и в результате заметно не ухудшается быстродействие схемы из-за имеющихся паразитных ёмкостей. С прямого выхода логического нуля приложено к резистору 20, поэтому состояние транзистора 17 в худшем случае в районе его порогового напряжения. Сила тока этого транзистора весьма мала и электрический ток транзисторов 12, 15 почти полностью замыкается на внешнюю нагрузку, подключённую к инверсному выходу .

В соответствии с 2-4 строками таблицы истинности на один из входов логического или на оба входа x₁ , x₂ подаётся напряжение уровня логической единицы и сила электрического тока через резистор 5 от одного или двух транзисторов 2, 3 имеет повышенное значение. Соответственно повышенное значение напряжения на резисторе 5 с учётом наличия делителя на резисторах 14, 18 должно обеспечивать открытое состояние транзистора 10 и соответственно второе состояние триггера на транзисторах 6, 10. Электрические токи этих транзисторов создают на внешней нагрузке прямого выхода напряжение уровня логической единицы. Напряжение на резисторе 9 плюсом приложено к базе p-n-p транзистор 12 через резистор 14, а минусом - к эмиттеру этого транзисторы. Это напряжение должно обеспечивать с учётом делителя на резисторах 14, 18 состояние транзистора 12 в районе порогового напряжения и в итоге первое состояние триггера на транзисторах 12, 15 противоположного типа проводимости. В результате на инверсном выходе логического элемента имеется напряжение уровня логического нуля.

С прямого выхода логического элемента напряжение уровня логической единицы приложено к резистору 20 и поддерживает транзистор 17 в открытом состоянии. Через него сравнительно быстро разряжается ранее заряженная эквивалентная паразитная ёмкость. Эта ёмкость зарядилась в предыдущий период, когда на инверсном выходе значение напряжения равнялось уровню логической единицы. С инверсного выхода логического элемента напряжение уровня логического нуля через резистор 19 прикладывается к базе транзистора 8 и поддерживает его состояние в районе порогового напряжения, поэтому электрический ток транзисторов 6, 10 почти полностью замыкается на внешнюю нагрузку, подключенную к прямому выходу .

Таким образом, в триггерном логическом элементе ИЛИ/ИЛИ-НЕ сила электрического тока внешней нагрузки и по прямому выходу , и по инверсному выходу почти равна сумме силы токов двух транзисторов (6, 10 и 12, 15), что повышает нагрузочную способность этого логического элемента. В прототипе электрический ток нагрузки по каждому из двух выходов формирует только один из имеющихся транзисторов.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах. Технический результат: повышение нагрузочной способности триггерного логического элемента ИЛИ/ИЛИ-НЕ. Для этого предложен триггерный логический элемент ИЛИ/ИЛИ-НЕ, который содержит восемь транзисторов, одиннадцать резисторов и источник питающего постоянного напряжения. Новым является то, что изменено включение элементов, введены два дополнительных p-n-p транзистора и шесть дополнительных резисторов. 2 ил.

Триггерный логический элемент ИЛИ/ИЛИ-НЕ, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединён с общей шиной, параллельно включённые первый и второй n-p-n транзисторы, выводы баз которых образуют два входа логического элемента относительно общей шины, первый резистор, включённый между общей шиной и общим выводом эмиттеров первого и второго транзисторов, последовательно соединённые второй резистор и третий n-p-n транзистор, свободный вывод второго резистора подключён к плюсовому выводу источника питающего постоянного напряжения, а общий вывод этого второго резистора и коллектора третьего транзистора подсоединён к общему выводу коллекторов первого и второго транзисторов, третий резистор, подключённый к эмиттеру четвёртого n-p-n транзистора, четвёртый резистор, подключённый к базе пятого n-p-n транзистора, пятый резистор, один из выводов которого соединён с общей шиной, также имеется шестой тоже n-p-n транзистор, отличающийся тем, что изменено включение элементов, введены два дополнительных p-n-p транзистора и шесть дополнительных резисторов, первый дополнительный резистор включён между эмиттером третьего транзистора и коллектором пятого транзистора, общий вывод этого дополнительного резистора и коллектора пятого транзистора образует относительно общей шины первый выход (выход ИЛИ) логического элемента, последовательно между собой включены второй дополнительный резистор, первый дополнительный транзистор и третий дополнительный резистор, свободный вывод второго дополнительного резистора подключён к общему выводу второго резистора и плюсового вывода источника питающего постоянного напряжения, база первого дополнительного транзистора подсоединена к общему выводу второго резистора и коллекторов первого, второго и третьего транзисторов, общий вывод коллекторов первого дополнительного транзистора и третьего дополнительного резистора соединён с базой третьего транзистора, а свободный вывод последнего резистора - с общим выводом первого дополнительного резистора и коллектора пятого транзистора, последовательно между собой включены второй дополнительный транзистор и четвёртый дополнительный резистор, эмиттер второго дополнительного транзистора подключён к общему выводу второго дополнительного резистора и эмиттера первого дополнительного транзистора, общий вывод коллектора дополнительного транзистора и четвёртого дополнительного резистора подсоединён к базе четвёртого транзистора, свободный вывод четвёртого дополнительного резистора подключён к свободному выводу четвёртого резистора и их общий вывод соединён со свободным выводом третьего резистора, общий вывод последних трёх резисторов образует относительно общей шины второй выход (выход ИЛИ-НЕ) логического элемента, пятый дополнительный резистор включён между плюсовым выводом источника питающего постоянного напряжения и свободным выводом пятого дополнительного резистора, общий вывод пятого и дополнительного пятого резисторов подключён и к базе второго дополнительного, и к коллектору четвёртого транзисторов, коллектор шестого транзистора подключён к общему выводу третьего, четвёртого и дополнительного четвёртого резисторов, между базой шестого транзистора и общим выводом первого, третьего дополнительных резисторов и коллектора пятого транзистора включён шестой дополнительный резистор, эмиттер шестого транзистора соединён с общей шиной, общая шина заземлена.