Триггерный логический элемент ИЛИ/ИЛИ-НЕ Российский патент 2022 года по МПК H03K19/96 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.

Известен логический элемент ИЛИ/ИЛИ-НЕ [1 Гольденберг Л.М. Импульсные устройства. - М.: Радио и связь, 1981, стр. 54, рис. 2.29, б], содержащий семь транзисторов, два диода, восемь резисторов и источник питающего постоянного напряжения. Схема логического элемента имеет два выхода, один из них соответствует реализации логической операции ИЛИ, другой - логической операции ИЛИ-НЕ.

Недостаток его заключается в том, что у него малая нагрузочная способность. Электрический ток только одного из имеющихся транзисторов формирует электрический ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих ток нагрузки, то это бы привело к увеличению максимальной силы электрического тока внешней нагрузки логического элемента и в результате к повышению нагрузочной способности. Приведенный логический элемент относится к ЭСЛ-элементам (ЭСЛ - эмиттерно-связанная логика).

Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа логический элемент ИЛИ/ИЛИ-НЕ [2 Манаев Е.И. Основы радиоэлектроники. - М.: Радио и связь, 1985, стр. 342, рис. 14.23], содержащий шесть транзисторов, пять резисторов и два источника постоянного напряжения.

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного из шести транзисторов формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это бы привело к увеличению максимальной силы электрического тока нагрузки логического элемента и в результате к повышению нагрузочной способности.

Задача на решение которой направленно изобретение, состоит в повышении нагрузочной способности триггерного логического элемента.

Это достигается тем, что в триггерный логический элемент ИЛИ/ИЛИ-НЕ, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, параллельно включенные первый и второй n-p-n транзисторы, выводы баз которых образуют относительно «земли» два входа логического элемента, первый резистор, включенный между выходом питающего источника (его плюсовой вывод) и общим выводом коллекторов первого и второго транзисторов, второй резистор, включенный между «землей» и общим выводом эмиттеров этих же (первого и второго) двух транзисторов, последовательно включенные третий резистор и третий тоже n-p-n транзистор, свободный вывод третьего резистора подсоединен к общему выводу первого резистора и выхода питающего источника, эмиттер третьего транзистора подключен к общему выводу второго резистора, эмиттеров первого и второго транзисторов, к базе третьего транзистора соединен выход (плюсовой вывод) источника опорного напряжения (маломощный источник постоянного напряжения повышенной стабильности), минусовой вывод этого источника заземлен, последовательно между собой включенные четвертый n-p-n транзистор и четвертый резистор, коллектор четвертого транзистора подключен к общему выводу первого резистора и коллекторов первого и второго транзисторов, последовательно включенные пятый n-p-n транзистор и пятый резистор, соединенный с эмиттером пятого транзистора, также содержится шестой тоже n-p-n транзистор, введены три дополнительных транзистора и семь дополнительных резисторов, последовательно включены первый дополнительный резистор, первый дополнительный p-n-p транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подсоединен к общему выводу первого, третьего резисторов и выхода источника питания, общий вывод коллектора первого дополнительного транзистора и второго дополнительного резистора подключен к базе четвертого транзистора, база первого дополнительного транзистора соединена с коллекторами первого, второго и четвертого транзисторов, свободный вывод второго дополнительного резистора подключен к базе четвертого транзистора, база первого дополнительного транзистора соединена с коллекторами первого, второго и четвертого транзисторов, свободный вывод второго дополнительного резистора подключен и к свободному выводу четвертого резистора и к коллектору шестого транзистора и их общий вывод образует относительно «земли» неинвертирующий выход логического элемента, эмиттер шестого транзистора заземлен, последовательно включены второй дополнительный p-n-p транзистор и третий дополнительный резистор, эмиттер второго дополнительного транзистора подсоединен к общему выводу первого дополнительного резистора и эмиттера первого дополнительного транзистора, база второго дополнительного транзистора подключена к коллектору пятого транзистора, общий вывод коллектора второго дополнительного транзистора и третьего дополнительного резистора подсоединен к базе пятого транзистора, свободный вывод третьего дополнительного резистора соединен и со свободным выводом пятого резистора, и с коллектором третьего дополнительного n-p-n транзистора и их общий вывод образует относительно «земли» инвертирующий выход логического элемента, эмиттер третьего дополнительного транзистора заземлен, последовательно включены четвертый и пятый дополнительные резисторы, общий вывод этих двух резисторов подсоединен к общему выводу базы второго дополнительного транзистора и коллектора пятого транзистора, свободный вывод четвертого дополнительного резистора подключен к общему выводу первого, третьего, первого дополнительного резисторов и выхода питающего источника, свободный вывод пятого дополнительного резистора заземлен, шестой дополнительный резистор включен между базой шестого транзистора и общим выводом третьего дополнительного, пятого резисторов, инвертирующего выхода логического элемента и коллектора третьего дополнительного транзистора, седьмой дополнительный резистор включен между базой третьего дополнительного транзистора и общим выводом четвертого, второго дополнительного резисторов и неинвертирующего выхода логического элемента и коллектора шестого транзистора.

В триггерном логическом элементе ИЛИ/ИЛИ-НЕ общая шина (минусовой вывод) источника 1 питающего постоянного напряжения заземлена. Параллельно включены два n-p-n транзистора 2 и 3, выводы баз которых образуют относительно «земли» два входа х₁ и х₂ логического элемента. Первый резистор 4 включен между выходом питающего источника 1 (его плюсовой вывод) и общим выводом коллекторов транзисторов 2, 3, а второй резистор 5 - между «землей» и общим выводом эмиттеров этих двух транзисторов 2, 3. Последовательно включены резистор 6 и n-p-n транзистор 7. Свободный вывод резистора 6 подсоединен к общему выводу резистора 4 и выхода питающего источника 1. Эмиттер транзистора 7 подключен к общему выводу второго резистора и эмиттеров транзисторов 2, 3. С базой транзистора 7 соединен выход (плюсовой вывод) источника 8 опорного напряжения (маломощный источник постоянного напряжения повышенной стабильности), минусовой вывод этого источника заземлен.

Последовательно между собой включены n-p-n транзистор 9, резистор 10 и n-p-n транзистор 11. Коллектор транзистора 9 подсоединен к общему выводу резистора 4, коллекторов транзисторов 2 и 3. Общий вывод резистора 10 и коллектора транзистора 11 образует относительно «земли» неинвертирующий выход y логического элемента. Эмиттер транзистора 11 заземлен. Последовательно включены резистор 12, p-n-p транзистор 13 и резистор 14. Свободный вывод резистора 12 подсоединен к общему выводу резисторов 4, 6 и выхода питающего источника 1. Общий вывод коллектора транзистора 13 и резистора 14 подключен к базе транзистора 9. Свободный вывод резистора 14 соединен с общим выводом резистора 10, коллектора транзистора 11 и неинвертирующего выхода y логического элемента.

Последовательно включены p-n-p транзистор 15 и резистор 16. Эмиттер транзистора 15 подсоединен к общему выводу резистора 12 и эмиттера транзистора 13.Последовательно включены резистор 17, n-p-n транзистор 18, резистор 19 и n-p-n транзистор 20. Свободный вывод резистора 17 подсоединен к общему выводу резисторов 4, 6, 12 и выхода питающего источника 1. Общий вывод резистора 17 и коллектора транзистора 18 подключен к базе транзистора 15. База транзистора 18 соединена с общим выводом коллектора транзистора 15 и резистора 16. Общий вывод резистора 19 и коллектора транзистора 20 подключен к свободному выводу резистора 16 и их совместный общий вывод образует относительно «земли» инвертирующий выход логического элемента.

Резистор 21 включен между «землей» и общим выводом резистора 17, базы транзистора 15 и коллектора транзистора 18. Резистор 22 включен между базой транзистора 11 и общим выводом резисторов 16, 19, коллектора транзистора 20 и инвертирующего выхода логического элемента. И, наконец, резистор 23 включен между базой транзистора 20 и общим выводом резисторов 10, 14, коллектора транзистора 11 и неинвертирующего выхода логического элемента.

На фиг. 1 часть схемы на транзисторах 9 и 13 является первым триггером на транзисторах противоположного типа проводимости. Часть схемы на транзисторах 15 и 18 является вторым таким триггером. Резистор 12 входит и в первый, и во второй триггеры и его можно называть общеэмиттерным резистором.

Триггерный логический элемент ИЛИ/ИЛИ-НЕ работает следующим образом. В цифровой электронике используется входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или в районе ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт).

Триггер на резисторах 9, 13 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 4 и 14 нулевые значения напряжения. Они прикладываются к базам транзисторов 9, 13 меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии транзисторы 9 и 13 открыты, их электрические токи создают напряжения в том числе на резисторах 4 и 14 больше по абсолютной величине и по значениям пороговых напряжений транзисторов и поддерживаю транзисторы 9, 13 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространенные триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера. Точно так же работает второй триггер на транзисторах 15 и 18 противоположного типа проводимости.

Работа логического элемента ИЛИ/ИЛИ-НЕ отражается таблицей истинности (фиг. 2), где х₁ и х₂ - условное отображение выходных сигналов, - условное отображение сигнала на неинвертирующем выходе логического элемента, - условное отображение сигнала на инвертирующем выходе и N - номер строки по порядку. В соответствии с первой строкой таблицы истинности на оба входа х₁ и х₂ логического элемента поступают напряжения уровня логического нуля и в худшем случае состояние транзисторов 2 и 3 в районе их пороговых напряжений. Тогда значение силы электрического тока через резистор 4 весьма мало, малым является значение напряжения на этом резисторе и соответственно между базой и эмиттером транзистора 13, меньше напряжения порога срабатывания триггера, не влияет на состояние триггера на транзисторах 9 и 13 противоположного типа проводимости и не может его перевести во второе состояние. За счет делителя напряжения на резисторах 17, 21 напряжение на базе транзистора 15 должно быть больше напряжения порога срабатывания второго триггера на транзисторах противоположного типа проводимости 15, 18 и этот триггер во втором состоянии. За счет электрического тока транзисторов этого триггера на инвертирующем выходе логического элемента высокий уровень напряжения - уровень логической единицы. Эмиттерный ток транзистора 15 создает на резисторе 12 падение напряжения, которое плюсом приложено через резистор 4 к базе p-n-p транзистора 13, дополнительно способствует его закрытому состоянию и соответственно первому состоянию триггера на транзисторах 9, 13. Нулевое значение силы электрического тока первого триггера на транзисторах противоположного типа проводимости создает на неинвертирующем выходе логического элемента напряжение уровня логического нуля.

С инверсного выхода логического элемента напряжение уровня логической единицы приложено к резистору 22 которое поддерживает транзистор 11 в открытом состоянии. Тогда через этот транзистор разряжается ранее заряженная эквивалентная паразитная емкость (сумма выходной емкости логического элемента и входной емкости нагрузки). Малое сопротивление открытого транзистора 11 уменьшает постоянную времени разряда эквивалентной емкости, тем самым уменьшает постоянную времени разряда эквивалентной емкости, тем самым уменьшает время разряда этой емкости и в результате заметно не ухудшается быстродействие схемы из-за имеющихся паразитных емкостей. С неинвертирующего выхода логического элемента напряжение уровня логического нуля приложено к резистору 23, поэтому состояние транзистора 20 в худшем случае в районе его порогового напряжения. Сила тока этого транзистора весьма мала и электрический ток транзисторов 15, 18 почти полностью замыкается на внешнюю нагрузку, подключенную к инвертирующему выходу .

В соответствии с 2-4 строками таблицы истинности (фиг. 2) на один из входов логического элемента или на оба его входа х₁, х₂ подается напряжение уровня логической единицы и сила электрического тока через резистор 4 от одного или двух транзисторов 2, 3 имеет повышенное значение. Соответственно повышенное значение напряжения на резисторе 4 с учетом наличия делителя на резисторах 17, 21 должно обеспечить открытое состояние транзистора 13 и соответственно второе состояние триггера на транзисторах 9, 13. Электрические токи этих транзисторов создают на внешней нагрузке неинвертирующего выхода напряжение уровня логической единицы. Напряжение на резисторе 12 от тока эмиттера транзистора 13 плюсом приложено к базе транзистора 15 через транзистор 17, а минусом - к эмиттеру этого транзистора. Это напряжение должно обеспечивать с учетом делителя на резисторах 17, 21 состояние транзистора 15 в районе порогового напряжения и в итоге первое состояние триггера на транзисторах 15, 18 противоположного типа проводимости. В результате на инвертирующем выходе логического элемента имеется напряжение уровня логического нуля.

С неинвертирующего выхода логического элемента напряжение уровня логической единицы приложено к резистору 23 и поддерживает транзистор 20 в открытом состоянии. Через него сравнительно быстро разряжается ранее заряженная эквивалентная паразитная емкость. Эта емкость зарядилась в предыдущий период, когда на инверсном выходе значение напряжения равнялось уровню логической единицы. С инверсного выхода логического элемента напряжение уровня логического нуля через резистор 22 прикладывается к базе транзистора 11 и поддерживает его состояние в районе порогового напряжения, поэтому электрический ток транзисторов 9, 13 почти полностью замыкается на внешнюю нагрузку, подключенную к неинвертирующему выходу .

При переходе входных сигналов от уровней логического нуля (х₁=х₂=0) к входным сигналам, где один сигнал или оба соответствуют уровню логической единицы, суммарная сила электрического тока эмиттеров транзисторов 2, 3 возрастает, а сила эмиттерного тока транзистора 7 убывает. При переходе от входных сигналов, где один из них или оба соответствуют уровню логической единицы, к обоим входным сигналам уровня логического нуля (х₁=х₂=0) суммарная сила электрического тока эмиттеров транзисторов 2, 3 уменьшается, а сила эмиттерного тока транзистора 7 возрастает. Приведенные аналог, прототип и триггерный логический элемент ИЛИ/ИЛИ-НЕ относятся к ЭСЛ-элементам (ЭСЛ-эмиттерно - связанная логика). По принципу действия ЭСЛ-элементы близки к переключателю тока. Часть схемы на транзисторах 2, 3 и 7 на фиг. 1 близка к переключателю тока. Известно, что ЭСЛ-элементы имеют повышенное быстродействие [например, 1, стр. 57, в разделе «Динамические характеристики» абзацы 1, 2, …6]

Таким образом, в триггерном логическом элементе ИЛИ/ИЛИ-НЕ сила электрического тока внешней нагрузки и по неинвертирующему выходу , и по инвертирующему выходу почти равна сумме силы токов двух транзисторов (9, 13 и 15, 18), что повышает нагрузочную способность этого логического элемента. В прототипе электрический ток нагрузки по каждому из двух выходов формирует только один из имеющихся транзисторов.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Технический результат заключается в повышении нагрузочной способности триггерного логического элемента ИЛИ/ИЛИ-НЕ. Технический результат достигается тем, что сила электрического тока внешней нагрузки и по неинвертирующему выходу, и по инвертирующему выходу почти равна сумме силы токов двух транзисторов, что повышает нагрузочную способность этого логического элемента. Триггерный логический элемент ИЛИ/ИЛИ-НЕ содержит девять транзисторов, двенадцать резисторов, источник питающего постоянного напряжения 1 и источник 8 опорного постоянного напряжения, являющийся маломощным источником постоянного напряжения повышенной стабильности, в том числе параллельно включенные первый и второй n-p-n транзисторы 2 и 3, выводы баз которых образуют относительно «земли» два входа х1 и х2 логического элемента, первый и второй резисторы 4, 5, последовательно включенные третьи резистор 6 и n-p-n транзистор 7, источник 8 опорного напряжения, последовательно включенные четвертые n-p-n транзистор 9, резистор 10 и шестой n-p-n транзистор 11, общий вывод резистора 10 и коллектора транзистора 11 образует относительно «земли» неинвертирующий выход логического элемента; последовательно включенные дополнительные первые резистор 12 и p-n-p транзистор 13 и второй резистор 14; последовательно включенные дополнительные второй p-n-p транзистор 15 и третий резистор 16; последовательно включенные пятые резистор 17 и n-p-n транзистор 18, и шестой резистор 19 и третий дополнительный n-p-n транзистор 20. Общий вывод резистора 19, коллектора транзистора 20 и резистора 16 образует инвертирующий выход логического элемента. Первый триггер образован на транзисторах противоположного типа проводимости 9, 13. Второй триггер образован на транзисторах 15 и 18. 2 ил.

Триггерный логический элемент ИЛИ/ИЛИ-НЕ, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединён с общей шиной и заземлён, параллельно включённые первый и второй n-p-n транзисторы, выводы баз которых образуют относительно «земли» два входа логического элемента, первый резистор, включённый между выходом питающего источника (его плюсовой вывод) и общим выводом коллекторов первого и второго транзисторов, второй резистор, включённый между «землёй» и общим выводом эмиттеров этих же (первого и второго) двух транзисторов, последовательно включённые третий резистор и третий тоже n-p-n транзистор, свободный вывод третьего резистора подсоединён к общему выводу первого резистора и выхода питающего источника, эмиттер третьего транзистора подключён к общему выводу второго резистора, эмиттеров первого и второго транзисторов, к базе третьего транзистора подсоединён выход (плюсовой вывод) источника опорного напряжения (маломощный источник постоянного напряжения повышенной стабильности), минусовой вывод этого источника заземлён, последовательно между собой включённые четвёртый n-p-n транзистор и четвёртый резистор, коллектор четвёртого транзистора подключён к общему выводу первого резистора и коллекторов первого и второго транзисторов, последовательно включённые пятый n-p-n транзистор и пятый резистор, соединённый с эмиттером пятого транзистора, также содержится шестой тоже n-p-n транзистор, отличающийся тем, что в него введены три дополнительных транзистора и семь дополнительных резисторов, последовательно включены первый дополнительный резистор, первый дополнительный p-n-p транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подсоединён к общему выводу первого, третьего резисторов и выхода источника питания, общий вывод коллектора первого дополнительного транзистора и второго дополнительного резистора подключён к базе четвёртого транзистора, база первого дополнительного транзистора соединена с коллекторами первого, второго и четвёртого транзисторов, свободный вывод второго дополнительного резистора подключён к базе четвёртого транзистора, база первого дополнительного транзистора соединена с коллекторами первого, второго и четвёртого транзисторов, свободный вывод второго дополнительного резистора подключён и к свободному выводу четвёртого резистора, и к коллектору шестого транзистора и их общий вывод образует относительно «земли» неинвертирующий выход логического элемента, эмиттер шестого транзистора заземлён, последовательно включены второй дополнительный p-n-p транзистор и третий дополнительный резистор, эмиттер второго дополнительного транзистора подсоединён к общему выводу первого дополнительного резистора и эмиттера первого дополнительного транзистора, база второго дополнительного транзистора подключена к коллектору пятого транзистора, общий вывод коллектора второго дополнительного транзистора и третьего дополнительного резистора подсоединён к базе пятого транзистора, свободный вывод третьего дополнительного резистора соединён и со свободным выводом пятого резистора, и с коллектором третьего дополнительного n-p-n транзистора и их общий вывод образует относительно «земли» инвертирующий выход логического элемента, эмиттер третьего дополнительного транзистора заземлён, последовательно включены четвёртый и пятый дополнительные резисторы, общий вывод этих двух резисторов подсоединён к общему выводу базы второго дополнительного транзистора и коллектора пятого транзистора, свободный вывод четвёртого дополнительного резистора подключён к общему выводу первого, третьего, первого дополнительного резисторов и выхода питающего источника, свободный вывод пятого дополнительного резистора заземлён, шестой дополнительный резистор включён между базой шестого транзистора и общим выводом третьего дополнительного, пятого резисторов, инвертирующего выхода логического элемента и коллектора третьего дополнительного транзистора, седьмой дополнительный резистор включён между базой третьего дополнительного транзистора и общим выводом четвёртого, второго дополнительного резисторов, неинвертирующего выхода логического элемента и коллектора шестого транзистора.