Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ Российский патент 2021 года по МПК H03K19/96 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.

Известен логический элемент ИЛИ/ИЛИ-НЕ [Гольденберг Л.М. Импульсные устройства. - М.: Радио и связь, 1981, стр. 54, рис. 2.29, б], содержащий семь транзисторов, два диода, восемь резисторов и источник питающего постоянного напряжения. Схема логического элемента имеет два выхода, один из них соответствует реализации логической операции ИЛИ, другой - логической операции ИЛИ-НЕ.

Недостаток его заключается в том, что у него малая нагрузочная способность. Электрический ток только одного из имеющихся транзисторов формирует электрический ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих ток нагрузки, то это бы привело к увеличению максимальной силы электрического тока внешней нагрузки логического элемента и в результате к повышению нагрузочной способности.

Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа логический элемент ИЛИ/ИЛИ-НЕ [Манаев Е.И. Основы радиоэлектроники. - М.: Радио и связь, 1985, стр. 342, рис. 14.23], содержащий шесть транзисторов, пять резисторов и два источника постоянного напряжения.

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного из шести транзисторов формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это бы привело к увеличению максимальной силы электрического тока нагрузки логического элемента и в результате к повышению нагрузочной способности.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ.

Это достигается тем, что в триггерном логическом элементе НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ, содержащем источник питающего постоянного напряжения, минусовой вывод которого соединён с общей шиной и заземлён, параллельно включённые первый и второй n-p-n транзисторы, выводы баз которых образуют два входа логического элемента относительно «земли» для реализации логических операций ИЛИ и ИЛИ-НЕ, первый резистор, включённый между общей шиной и общим выводом эмиттеров первого и второго транзисторов, последовательно соединённые второй резистор и третий n-p-n транзистор, свободный вывод второго резистора подключён к выходу (плюсовой вывод) источника питающего постоянного напряжения, а общий вывод этого второго резистора и коллектора третьего транзистора подсоединён к общему выводу коллекторов первого и второго транзисторов, третий резистор, подключённый к эмиттеру четвёртого n-p-n транзистора, четвёртый резистор, подключённый к базе пятого n-p-n транзистора, пятый резистор, один из выводов которого соединён с общей шиной, также имеется шестой тоже n-p-n транзистор,изменено включение элементов, введены четыре дополнительных транзистора и восемь дополнительных резисторов, первый дополнительный резистор включён между выходом источника питания и базой первого дополнительного n-p-n транзистора, этот последний транзистор является двухэмиттерным и выводы его эмиттеров образуют относительно «земли» первый и второй входы для реализации логических операций И и И-НЕ, коллектор первого дополнительного транзистора подсоединён к базе второго дополнительного n-p-n транзистора, коллектор которого подключён к общему выводу коллекторов первого, второго, третьего транзисторов и второго резистора, второй дополнительный резистор включён между эмиттером второго дополнительного транзистора и «землёй», третий дополнительный резистор включён между эмиттером третьего транзистора и коллектором пятого транзистора, общий вывод этого дополнительного резистора и коллектора пятого транзистора образует относительно общей шины первый выход логического элемента, последовательно между собой включены четвёртый дополнительный резистор, третий дополнительный (p-n-p) транзистор и пятый дополнительный резистор, свободный вывод четвёртого дополнительного резистора подключён к общему выводу второго, первого дополнительного резисторов и плюсового вывода источника питающего постоянного напряжения, база третьего дополнительного транзистора подсоединена к общему выводу второго резистора и коллекторов первого, второго, третьего и второго дополнительного транзисторов, общий вывод коллектора третьего дополнительного транзистора и пятого дополнительного резистора соединён с базой третьего транзистора, а свободный вывод последнего пятого резистора - с общим выводом третьего дополнительного резистора, коллектора пятого транзистора и вывода первого выхода логического элемента, последовательно между собой включены четвёртый дополнительный (p-n-p) транзистор и шестой дополнительный резистор, эмиттер четвёртого дополнительного транзистора подключён к общему выводу четвёртого дополнительного резистора и эмиттера третьего дополнительного транзистора, общий вывод коллектора четвёртого дополнительного транзистора и шестого дополнительного резистора подсоединён к базе четвёртого транзистора, свободный вывод шестого дополнительного резистора подключён к свободному выводу четвёртого резистора и их общий вывод соединён со свободным выводом третьего резистора, общий вывод последних трёх резисторов и коллектора шестого транзистора образует относительно общей шины второй выход логического элемента, седьмой дополнительный резистор включён между плюсовым выводом источника питающего постоянного напряжения и свободным выводом пятого резистора, общий вывод пятого и дополнительного седьмого резисторов подключён и к базе четвёртого дополнительного, и к коллектору четвёртого транзисторов, между базой шестого транзистора и общим выводом третьего, пятого дополнительных резисторов, коллектора пятого транзистора и вывода первого выхода включён восьмой дополнительный резистор, эмиттер шестого транзистора соединён с общей шиной.

Сущность изобретения поясняется схемой триггерного логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ (фиг. 1), таблицей истинности для логических операций ИЛИ и ИЛИ-НЕ (фиг. 2) и таблицей истинности для логических операций И и И-НЕ (фиг. 3).

В триггерном логическом элементе НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ общая шина (минусовая вывод) источника 1 питающего постоянного напряжения заземлена. Параллельно включены два n-p-n транзистора 2 и 3. Между общим выводом эмиттеров этих двух транзисторов и «землёй» включён резистор 4. Выводы баз транзисторов 2 и 3 образуют относительно «земли» два входа x₁ и x₂логического элемента для реализации логических операции ИЛИ и ИЛИ-НЕ. Резистор 5 включён между выходом источника 1 питания и базой n-p-n транзистора 6. Этот транзистор является двухэмиттерным и выводы его эмиттеров Х₁ и Х₂ образуют относительно «земли» первый и второй входы логического элемента для реализации логических операций И и И-НЕ. Последовательно между собой включены n-p-n транзистор 7 и резистор 8. Коллектортранзистора 7 подсоединён к общему выводу коллекторов транзисторов 2 и 3, а база к коллектору транзистора 6. Свободный вывод резистора 8 заземлён.

Последовательно включены резистор 9, n-p-n транзистор 10, резистор 11 и n-p-n транзистор 12. Свободный вывод резистора 9 подсоединён к общему выводу резистора 5 и выхода (плюсовой вывод) источника 1 питающего постоянного напряжения. Общий вывод этого резистора и коллектора транзистора 10 подключён к общему выводу коллекторов транзисторов 2, 3 и 7. Общий вывод резистора 11 и коллектора транзистора 12 образует первый выход логического элемента.Эмиттер транзистора 12 заземлён. Последовательно между собой включены резистор 13, p-n-p транзистор 14 и резистор 15. Свободный вывод резистора 13 подсоединён к общему выводу резисторов 5, 9 и выхода источника 1. База транзистора 14 подключена к общему выводу резистора 9 и коллекторов транзисторов 2, 3, 7 и 10. Общий вывод коллектора транзистора 14 и резистора 15 соединён с базой транзистора 10, а свободный вывод резистора 15 - с общим выводом резистора 11, коллектора транзистора 12 и первого выхода .

Последовательно включены p-n-p транзистор 16 и резистор 17. Эмиттер транзистора 16 подсоединён к общему выводу резистора 13 и эмиттера транзистора 14. Последовательно включены резистор 18,n-p-n транзистор 19, резистор 20 и n-p-n транзистор 21. Свободный вывод резистора 18 подсоединён к общему выводу резисторов 5. 9, 13 и выхода источника 1. Общий вывод этого резистора и коллектора транзистора 19 подключён к базе транзистора 16. База транзистора 19 соединена с общим выводом коллектора транзистора 16 и резистора 17, а общий вывод резистора 20 и коллектора транзистора 21 - со свободным выводом резистора 17. Эмиттер транзистора 21 заземлён. Общий вывод резисторов 17, 20 и коллектора транзистора 21 образует относительно «земли» второй выход логического элемента.

Резистор 22 включён между «землёй» и общим выводом базы транзистора 16, резистора 18 и коллектора транзистора 19; резистор 23 - между базой транзистора 12 и общим выводом резистора 17, резистора 20 коллектора транзистора 21 и выхода ; резистор 24 - между базой транзистора 21 и общим выводом резистора 11, резистора 15, коллектора транзистора 12 и выхода .

На фиг. 1 часть схемы на транзисторах 10, 14 и резисторах 9, 11, 13 и 15 является первым триггером на транзисторах противоположного типа проводимости. Часть схемы на транзисторах 16, 19 является вторым таким триггером. Резистор 13 входит и в первый, и во второй триггеры на транзисторах противоположного типа проводимости, и его можно называть общеэмиттерным резистором.

Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или в районе ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырёх вольт).

Триггер на транзисторах 10, 14 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состояния оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 9 и 15 нулевые значения напряжения. Они прикладываются к базам транзисторов 10, 14, меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии транзисторы 10 и 14 открыты, их электрические токи создают напряжения в том числе на резисторах 9 и 15 больше по абсолютной величине и по значениям пороговых напряжений транзисторов и поддерживают транзисторы 10, 14 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера. Точно так же работает второй триггер на транзисторах 16 и 19 противоположного типа проводимости.

Для пояснения работы логического элемента вначале используем таблицу истинности для логических операцией ИЛИ и ИЛИ-НЕ (фиг. 2) при Х₁=Х₂=0, где х₁, х₂, Х₁, Х₂ - условное отображение входных сигналов, , - условное отображение сигналов относительно «земли» на первом и втором выходах логического элемента и N - номер строки по порядку. Для упомянутых логических операций ИЛИ и ИЛИ-НЕ первый выход является инвертирующим , а второй выход - инвертирующим . При Х₁=Х₂=0 оба базо-эмиттерных перехода транзистора 6 являются открытыми и проводят электрический ток. Падение напряжения на этих переходах является весьма малым, как на открытых диодах. Базо-коллекторный переход транзистора 6 тоже открыт и по той же причине на нём малое падение напряжения. Тогда малыми являются напряжение на базе транзистора 7 и сила тока коллектора этого транзистора. От этого тока мало напряжение на резисторе 9, и оно не влияет на состояние триггера на транзисторах противоположного типа проводимости 10, 14. В соответствии с первой строкой таблицы истинности (фиг. 2) на оба входа x₁ и x₂ логического элемента поступают напряжения уровня логического нуля и в худшем случае состояние транзисторов 2 и 3 в районе их пороговых напряжений. Тогда значение силы электрического тока через резистор 9 весьма мало, малым является значение напряжения на этом резисторе, меньше напряжения порога срабатывания триггера, не влияет на состояние триггера на транзисторах 10 и 14 противоположного типа проводимости и не может его перевести во второе состояние. За счёт делителя на резисторах 18, 22 напряжение по абсолютной величине на базе транзистора 16 должно быть больше напряжения порога срабатывания второго триггера на транзисторах противоположного типа проводимости 16, 19 и этот триггер во втором состоянии. За счёт электрического тока транзисторов этого триггера на втором выходе логического элемента высокий уровень напряжения - уровень логической единицы. Эмиттерный ток транзистора 16 создаёт на резисторе 13 падение напряжения, которое плюсом приложено через резистор 9 к базе p-n-p транзистора 14, дополнительно способствует его закрытому состоянию и соответственно первому состоянию триггера на транзисторах 10, 14. Нулевое значение силы электрического тока первого триггера на транзисторах противоположного типа проводимости создаёт на первом выходе логического элемента напряжение уровня логического нуля (фиг. 2).

Со второго выхода логического элемента напряжение уровня логической единицы приложено к резистору 23, которое поддерживает транзистор 12 в открытом состоянии. Тогда через этот транзистор разряжается ранее заряженная эквивалентная паразитная ёмкость (сумма выходной ёмкости логического элемента и входной ёмкости нагрузки). Малое сопротивление открытого транзистора 12 уменьшает постоянную времени разряда эквивалентной паразитной ёмкости, тем самым уменьшает время разряда этой ёмкости и в результате заметно не ухудшается быстродействие схемы из-за имеющихся паразитных ёмкостей. С первого выхода напряжение уровня логического нуля приложено к резистору 24, поэтому состояние транзистора 21 в худшем случае в районе его порогового напряжения. Сила тока этого транзистора весьма мала и электрический ток транзисторов 16, 19 почти полностью замыкается на внешнюю нагрузку, подключённую ко второму выходу .

В соответствии с 2-4 строками таблицы истинности (фиг. 2) на один из входов логического элемента или на оба входа x₁, x₂ подаётся напряжение уровня логической единицы и сила электрического тока через резистор 9 от одного или двух транзисторов 2, 3 имеет повышенное значение. Соответственно повышенное значение напряжения на резисторе 9 с учётом наличия делителя на резисторах 18, 22 должно обеспечивать открытое состояние транзистора 14 и соответственно второе состояние триггера на транзисторах 10, 14. Электрические токи этих транзисторов создают на внешней нагрузке первого выхода напряжение уровня логической единицы. Напряжение на резисторе 13 плюсом приложено к базе p-n-p транзистор 16 через резистор 18, а минусом - к эмиттеру этого транзистора. Это напряжение должно обеспечивать с учётом делителя на резисторах 18, 22 состояние транзистора 16 в районе порогового напряжения и в итоге первое состояние триггера на транзисторах 16, 19 противоположного типа проводимости. В результате на втором выходе логического элемента имеется напряжение уровня логического нуля.

С первого выхода логического элемента напряжение уровня логической единицы приложено к резистору 24 и поддерживает транзистор 21 в открытом состоянии. Через него сравнительно быстро разряжается ранее заряженная эквивалентная паразитная ёмкость. Эта ёмкость зарядилась в предыдущий период, когда на втором выходе значение напряжения равнялось уровню логической единицы. Со второго выхода логического элемента напряжение уровня логического нуля через резистор 23 прикладывается к базе транзистора 12 и поддерживает его состояние в районе порогового напряжения, поэтому электрический ток транзисторов 10, 14 почти полностью замыкается на внешнюю нагрузку, подключенную к первому выходу .

Далее для пояснения работы логического элемента обратимся к таблице истинности для логических операций И и И-НЕ (фиг. 3) при x₁=x₂=0. Для таких операций, как и ранее, первый выход является неинвертирующим , а второй выход - инвертирующим . При x₁=x₂=0 состояние транзисторов 2 и 3 в районе их порогового напряжения, сила их коллекторных токов весьма мала, от этих токов на резисторе 9 напряжение является настолько малым, что не влияет на состояние триггера на транзисторах 10, 14 и не может перевести его во второе состояние. В соответствии с первыми тремя строками таблицы истинности на фиг. 3 на один или на оба входа Х₁, Х₂ подаётся напряжение уровня логического нуля, тогда оба или один базо-эмиттерный переход транзистора 6 открыт и на нём малое значение напряжения, как на открытом диоде. Базо-коллекторный переход транзистора 6 тоже открыт и на нём малое падение напряжения. В результате состояние транзистора 7 в районе его порогового напряжения. Его малое значение силы тока создаёт на резисторе 9 малое напряжение, которое не влияет на состояние триггера на транзисторах 10, 14 и не может перевести его во второе состояние. Делитель напряжения на резисторах 18, 22 позволяет получить напряжение на базе транзистора 16 достаточное для обеспечения второго состояния триггера на транзисторах 16, 19. Электрические токи этих транзисторов обеспечивают на втором выходе напряжение уровня логической единицы. Оно через резистор 23 поддерживает транзистор 12 в проводящем электрический ток состоянии. Тогда через этот транзистор разряжается ранее заряженная эквивалентная пазитная ёмкость. Как приведено выше малое сопротивление открытого транзистора 12 уменьшает постоянную времени разряда эквивалентной паразитной ёмкости, тем самым уменьшает время разряда этой ёмкости и в результате заметно не ухудшается быстродействие схемы из-за имеющихся паразитных ёмкостей.

Эмиттерный ток транзистора 16 создаёт на резисторе 13 падение напряжения, которое плюсом приложено через резистор 9 к базе p-n-p транзистора 14, дополнительно способствует его закрытому состоянию и соответственно первому состоянию триггера на транзисторах 10, 14. Нулевое значение силы электрического тока первого триггера на транзисторах противоположного типа проводимости создаёт на первом выходелогического элемента напряжение уровня логического нуля. Оно приложено к резистору 24 и поддерживает транзистор 21 в худшем случае в районе его порогового напряжения. Сила тока этого транзистора весьма мала, и электрический ток транзисторов 16, 19 второго триггера почти полностью замыкается на внешнюю нагрузку, подключённую ко второму выходу .

В соответствии с четвёртой строкой таблицы истинности (фиг. 3) на оба входа логического элемента Х₁, Х₂ подаётся напряжение уровня логической единицы. Базо-эмиттерные и базо-коллекторный p-n переходы транзистора 6 по-прежнему открыты и в результате на базе транзистора 7 имеется высокий уровень напряжения. В соответствии с этим повышенное значение силы электрического тока транзистора 7 создаёт на резисторе 9 повышенное значение напряжения, достаточное для обеспечения открытого состояния транзистора 14 с учётом делителя напряжения на резисторах 18, 22 и соответственно второе состояние первого триггера на транзисторах 10, 14. Электрические токи двух транзисторов этого триггера создают на внешней нагрузке первого выхода напряжение уровня логической единицы. Напряжение на резисторе 13 плюсом приложено к базе p-n-p транзистора 16 через резистор 18, а минусом - к эмиттеру этого транзистора. Это напряжение с учётом делителя напряжения на резисторах 18, 22 должно обеспечить состояние транзистора 16 в районе его порогового напряжения и в итоге первое состояние второго триггера на транзисторах 16, 19 противоположного типа проводимости. В результате на втором выходе логического элемента имеется напряжение уровня логического нуля.

С первого выхода логического элемента напряжение уровня логической единицы приложено к резистору 24 и поддерживает транзистор 21 в открытом состоянии. Через него сравнительно быстро разряжается ранее заряженная эквивалентная паразитная ёмкость и в результате в меньшей степени ухудшается быстродействие схемы из-за наличия названной паразитной ёмкости. Эквивалентная паразитная ёмкости зарядилась в предыдущий период, когда на втором выходе значение напряжения равнялось уровню логической единице. Со второго выхода логического элемента напряжение уровня логического нуля прикладывается к резистору 23 и поддерживает транзистор 12 в районе его порогового напряжения, поэтому электрический ток транзисторов 10, 14 почти полностью замыкается на внешнюю нагрузку, подключённую к первому выходу логического элемента.

Для выполнения логической операции НЕ следует выполнить условие Х₁=Х₂=0, вывод x₁ входа соединить с выводом x_2, на их общий вывод подавать входные сигналы, а выходные сигналы снимать со второго выхода логического элемента. При выполнении условия Х₁=Х₂=0 ранее уже обосновано, а именно в начале описания работы схемы логического элемента, что в этом случае транзистор 7 не влияет на работу последующей схемы логического элемента. Поступление на вход напряжения уровня логического нуля (х₁=х₂=0) соответствует первой строке таблицы истинности на фиг. 2 и на названном выходе в этом случае напряжение уровня логической единицы . Поступление на вход напряжения уровня логической единицы (х₁=х₂=1) соответствует четвёртой строке таблицы на фиг. 2 и на выходе тогда напряжение уровня логического нуля . Для обоих приведённых случаев выше уже приведена работа схемы логического элемента.

Имеется второй вариант реализации логической операции НЕ. Для этого следует выполнить условие х₁=х₂=0, вывод Х_1, входа соединить с выводом Х_2, на их общий вывод подавать входные сигналы, а выходные сигналы снимать со второго выхода логического элемента. При выполнении условия х₁=х₂=0 уже обосновано, что транзисторы 2 и 3 не влияют на работу последующей схемы логического элемента. Поступление на вход напряжения уровня логического нуля (Х₁=Х₂=0) тоже соответствует первой строке таблицы истинности на фиг. 3, и на названном втором выходе в этом случае напряжение уровня логической единицы . Поступление на вход напряжения логической единицы (Х₁=Х₂=1) соответствует четвёртой строке таблицы на фиг. 3 и на выходе тогда напряжение уровня логического нуля . Для этих приведённых случаев выше уже приведена работа схема логического элемента.

Таким образом, в триггерном логическом элементе НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ сила электрического тока внешней нагрузке по первому выходу и по второму почти равна сумме силы токов двух транзисторов (10, 14 и 16, 19), что повышает нагрузочную способность этого логического элемента. В прототипе электрический ток нагрузки по каждому из двух выходов формирует только один из имеющихся транзисторов.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах. Технический результат: повышение нагрузочной способности триггерного логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ. Для этого предложена схема триггерного логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ с соответствующими элементами и связями. 3 ил.

Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединён с общей шиной и заземлён, параллельно включённые первый и второй n-p-n транзисторы, выводы баз которых образуют два входа логического элемента относительно «земли» для реализации логических операций ИЛИ и ИЛИ-НЕ, первый резистор, включённый между общей шиной и общим выводом эмиттеров первого и второго транзисторов, последовательно соединённые второй резистор и третий n-p-n транзистор, свободный вывод второго резистора подключён к выходу (плюсовой вывод) источника питающего постоянного напряжения, а общий вывод этого второго резистора и коллектора третьего транзистора подсоединён к общему выводу коллекторов первого и второго транзисторов, третий резистор, подключённый к эмиттеру четвёртого n-p-n транзистора, четвёртый резистор, подключённый к базе пятого n-p-n транзистора, пятый резистор, один из выводов которого соединён с общей шиной, также имеется шестой тоже n-p-n транзистор, отличающийся тем, что изменено включение элементов, введены четыре дополнительных транзистора и восемь дополнительных резисторов, первый дополнительный резистор включён между выходом источника питания и базой первого дополнительного n-p-n транзистора, этот последний транзистор является двухэмиттерным и выводы его эмиттеров образуют относительно «земли» первый и второй входы для реализации логических операций И и И-НЕ, коллектор первого дополнительного транзистора подсоединён к базе второго дополнительного n-p-n транзистора, коллектор которого подключён к общему выводу коллекторов первого, второго, третьего транзисторов и второго резистора, второй дополнительный резистор включён между эмиттером второго дополнительного транзистора и «землёй», третий дополнительный резистор включён между эмиттером третьего транзистора и коллектором пятого транзистора, общий вывод этого дополнительного резистора и коллектора пятого транзистора образует относительно общей шины первый выход логического элемента, последовательно между собой включены четвёртый дополнительный резистор, третий дополнительный (p-n-p) транзистор и пятый дополнительный резистор, свободный вывод четвёртого дополнительного резистора подключён к общему выводу второго, первого дополнительного резисторов и плюсового вывода источника питающего постоянного напряжения, база третьего дополнительного транзистора подсоединена к общему выводу второго резистора и коллекторов первого, второго, третьего и второго дополнительного транзисторов, общий вывод коллектора третьего дополнительного транзистора и пятого дополнительного резистора соединён с базой третьего транзистора, а свободный вывод последнего пятого резистора - с общим выводом третьего дополнительного резистора, коллектора пятого транзистора и вывода первого выхода логического элемента, последовательно между собой включены четвёртый дополнительный (p-n-p) транзистор и шестой дополнительный резистор, эмиттер четвёртого дополнительного транзистора подключён к общему выводу четвёртого дополнительного резистора и эмиттера третьего дополнительного транзистора, общий вывод коллектора четвёртого дополнительного транзистора и шестого дополнительного резистора подсоединён к базе четвёртого транзистора, свободный вывод шестого дополнительного резистора подключён к свободному выводу четвёртого резистора и их общий вывод соединён со свободным выводом третьего резистора, общий вывод последних трёх резисторов и коллектора шестого транзистора образует относительно общей шины второй выход логического элемента, седьмой дополнительный резистор включён между плюсовым выводом источника питающего постоянного напряжения и свободным выводом пятого резистора, общий вывод пятого и дополнительного седьмого резисторов подключён и к базе четвёртого дополнительного, и к коллектору четвёртого транзисторов, между базой шестого транзистора и общим выводом третьего, пятого дополнительных резисторов, коллектора пятого транзистора и вывода первого выхода включён восьмой дополнительный резистор, эмиттер шестого транзистора соединён с общей шиной.