МАТРИЧНЫЙ УСИЛИТЕЛЬ МОЩНОСТИ Российский патент 2020 года по МПК H03F3/24 

Уровень техники

Это изобретение относится к усилителям мощности, например, к усилителям мощности, которые включают в себя по меньшей мере двухмерную матрицу транзисторов и могут быть настроены для согласования импеданса антенны или другой нагрузки.

Транзисторы представляют собой устройства, которые могут усиливать управляющий сигнал, подаваемый на управляющий электрод. Транзисторы могут быть сделаны из множества различных материалов, могут иметь множество различных геометрических конфигураций и могут работать в соответствии с множеством различных физических механизмов. Иллюстративные материалы включают в себя кремний, арсенид галлия, нитрид галлия и карбид кремния. Эти и другие материалы могут использоваться, чтобы сформировать такие устройства, как биполярные транзисторы и полевые транзисторы, которые содержат либо изолированные управляющие электроды (например, биполярные транзисторы с изолированным затвором (БТИЗ; IGBT), полевые транзисторы со структурой металл-оксид-полупроводник (МОП-транзисторы; MOSFET), транзисторы с высокой подвижностью электронов (ВПЭ-транзисторы; HEMT) или гетероструктурные полевые транзисторы (HFET)), либо управляющие электроды, сделанные из p-n переходов (например, биполярные плоскостные транзисторы (BJT) или полевые транзисторы с управляющим p-n переходом (JFET)).

Независимо от материалов и структур устройств все отдельные транзисторы имеют фундаментальные ограничения относительно их безопасных рабочих диапазонов. Например, если на основные электроды подано чрезмерно большое напряжение, то может возникнуть пробой диэлектрика, и транзистор может быть поврежден или разрушен. В качестве другого примера, если между основными электродами текут чрезмерно большие токи, то транзистор также может быть поврежден или разрушен.

Хотя рабочие диапазоны отдельных транзисторов могут быть подходящими для некоторых применений, они могут быть недостаточными, чтобы отвечать требованиям других. Например, некоторые применения могут потребовать напряжений, превосходящих напряжения пробоя, или токов, превосходящих пиковый ток даже надлежащим образом спроектированных транзисторов. Примеры таких применений включают в себя управление антеннами для передачи, например, радиолокационных сигналов и сигналов связи (например, для спутниковой связи и наземных широковещательных передач как для военной, так и для гражданской специфики).

В таких применениях отдельные транзисторы могут быть сгруппированы, чтобы манипулировать большими напряжениями и/или токами как группа. Например, отдельные транзисторы могут быть сложены в стеки (или "сложены в последовательные стеки") таким образом, что почти весь ток, который течет через основные электроды первого транзистора в стеке, также течет через основные электроды следующего транзистора (транзисторов) в стеке. Каждый из транзисторов в стеке поддерживает некоторую часть напряжения, которое управляет этим током. Общее напряжение, поддерживаемое стеком транзисторов, может превышать напряжение пробоя отдельных транзисторов.

В качестве другого примера отдельные транзисторы могут быть соединены параллельно таким образом, что по существу одинаковое напряжение подключено к основным электродам нескольких транзисторов. Когда несколько транзисторов находятся в проводящем состоянии, весь электрический ток через группу может превысить максимальный ток отдельных составляющих транзисторов.

В идеализированных моделях с малым сигналом передача мощности от источника сигнала к нагрузке может быть улучшена посредством согласования выходного импеданса источника (также известного как "импеданс источника") с импедансом нагрузки. В таких моделях максимальная возможная мощность передается, когда импеданс нагрузки точно равен комплексному сопряжению импеданса источника по бесконечному диапазону частот.

Однако в реальных приложениях с большими сигналами "импеданс источника" должным образом не определен или, строго говоря, не существует вследствие отсутствия линейности или недостающего закона суперпозиции. Тем не менее, теория и практика показывают, что для некоторых значений импеданса нагрузки передается достаточно большая часть мощности (т.е., коэффициент полезного действия (КПД) суммирования мощности достаточно высок). Термин "оптимальный импеданс нагрузки" использован в настоящем документе, чтобы охарактеризовать обстоятельства, в которых достаточно большая часть мощности передается в рассматриваемом диапазоне рабочих частот.

Сущность изобретения

Описаны усилители мощности, которые включают в себя по меньшей мере двухмерную матрицу активных ячеек. Активные ячейки в общем случае представляют собой отдельные транзисторы. Двухмерная матрица транзисторов сформирована стеками из нескольких активных ячеек, которые соединены параллельно, тем самым формируя "двухмерную матрицу". Каждый стек в матрице может поддерживать относительно большое напряжение, проводя заданный ток. Таким образом, каждый стек можно считать источником, который имеет свой собственный относительно большой оптимальный импеданс нагрузки. Однако, поскольку стеки соединены параллельно, двухмерная матрица имеет общий импеданс, который является долей импеданса составляющих стеков. Таким образом, импеданс матрицы в целом может быть адаптирован таким образом, что он согласован с импедансом нагрузки, и передает относительно большую часть мощности по рассматриваемому диапазону рабочих частот.

Более подробно импеданс входного порта (Z_{in_port}) и выходного порта (Z_{out_port}) - и импеданс соответствующих шин распределения и сбора мощности - матричного усилителя мощности в значительной мере независимы от количества активных ячеек в усилителе. Вместо этого Z_{in_port} и Z_{out_port} зависят только от соотношения количества строк N и количества столбцов M, а также входного и выходного импеданса отдельных активных ячеек (т.е., Z_{cell_in} and Z_{cell_out}, соответственно). В частности,

Уравнение 1

и

Уравнение 2

В общем случае целом Z_{cell_in} и Z_{cell_out} можно адаптировать по относительно ограниченному диапазону (например, посредством адаптации геометрии устройства активной ячейки и других свойств). Однако отношение количества строк к количеству столбцов (N/M) в матричном усилителе мощности регулировать намного легче. Таким образом, посредством управления всеми этими параметрами могут быть достигнуты матричные усилители мощности с произвольными импедансами портов ввода и вывода.

Ширина полосы матричного усилителя мощности ограничена только шириной полосы отдельных ячеек и согласованием комплекснозначных импедансов портов ввода/вывода Z_{in_port} и Z_{out_port} с (действительнозначным) системным импедансом Z₀. Поскольку отношение N/M не ограничено никаким конкретным количеством активных ячеек (например, матрица размером 10×10 из 100 активных ячеек имеет такое же отношение N/M как матрица размером 4×4 из 16 активных ячеек), достижимая выходная мощность не ограничена количеством активных ячеек. Вместо этого достижимая выходная мощность ограничена реальными соображениями, описанными выше (в том числе, например, разностными ошибками магнитуды и фазы, финитными потерями цепей согласования мощности в матричном усилителе мощности). В отсутствие такой не идеальности теоретическая выходная мощность увеличивалась бы пропорционально размеру матрицы N x M.

Матричные усилители мощности, описанные в настоящем документе, могут использовать активные или пассивные входные управляющие структуры, которые индивидуально и синхронно управляют активными ячейками двухмерного матричного усилителя мощности. В идеальной двухмерной матрице каждая из активных ячеек принимала бы отдельный, но идентичный сигнал управления на своем соответствующем управляющем электроде. Кроме того, никакой ток не был бы потерян при подаче сигнала управления на управляющие электроды. Хотя такого идеального поведения невозможно достигнуть вследствие множества физических факторов (например, небольших несоответствий физических характеристик компонентов, паразитных емкостей и индуктивностей и т.д.), управление активными ячейками в усилителях мощности, описанных в настоящем документе, является достаточно синхронным, чтобы обеспечить общую выходную мощность, которая приблизительно в N x M раз больше эффективной выходной мощности отдельной ячейки в матрице, где N - количество строк в матрице, и M - количество столбцов.

В некоторых реализациях усилители мощности, описанные в настоящем документе, могут включать в себя "активный истоковый повторительʺ. В частности, активный истоковый повторитель может быть реализован парой матричных усилителей, которыми управляют сигналы управления противоположной полярности. Два матричных усилителя собраны по комплементарной или квазикомплементарной топологии, чтобы соответственно "вытягивать" и "сбрасывать" выход. В некоторых реализациях активные истоковые повторители могут быть реализованы как (монолитное) устройство сверхвысокочастотной (СВЧ) интегральной схемы (MIC). В таких случаях активный истоковый повторитель может выдавать сигналы высокого напряжения и тока, сохраняя другие преимущества устройств интегральных схем.

В некоторых реализациях управляющие электроды активных ячеек матричных усилителей мощности соединены вместе в строках, в столбцах, или и в строках, и в столбцах, с использованием линий передачи, которые подходят для передачи сигналов управления в микроволновом и миллиметровом диапазонах частот, и (почти) синхронного управления активными ячейками. В общем случае характеристический импеданс линий передачи может быть выбран равным 50 Ом. Однако при некоторых обстоятельствах (например, большие транзисторные ячейки), может быть выгодно выбрать более низкое значение импеданса (например, 20 Ом или даже 10 Ом) для согласования входа и выхода активных ячеек в матричном усилителе, особенно если требуется высокая абсолютная или относительная ширина полосы. В качестве другого примера длины линий передачи не являются нулевыми (т.е., управляющие электроды активных ячеек не соединены непосредственно), и длины могут быть выбраны таким образом, что распределение сигналов управления на разные управляющие электроды является почти идентичным и может быть достигнуто почти синхронное управление активными ячейками. При наличии длин линий передачи, отличных от нуля, соседние активные ячейки могут быть физически отделены друг от друга, и тепловое сцепление между активными ячейками существенно сокращается, позволяя усиливать даже относительно большие мощности.

Все матричные усилители мощности, описанные в настоящем документе, усиливают вывод радиочастотного сигнала по радиочастотному источнику. Радиочастотный сигнал может быть подан в матричные усилители мощности множеством различных методов. Например, в некоторых реализациях радиочастотный сигнал может быть подан:

- непосредственно в активные ячейки в нижней строке матричного усилителя мощности (т.е., без вмешательства активного компонента управления (но факультативно с пассивной цепью согласования импедансов) между радиочастотным источником и активными ячейками, и

- в другие активные ячейки матричного усилителя мощности посредством вмешательства активного компонента управления в основании компонента управления столбца.

Примеры таких матричных усилителей мощности показаны, например, на фиг. 9, 10, 11. В этих реализациях, если предположить, что выходная мощность от всех активных ячеек в нижней строке (т.е., P_out,BC) является идентичной (как имело бы место, если бы эти активные ячейки и распределение мощности на эти ячейки являлись идентичными), то выходная мощность матричного усилителя мощности (т.е., P_out) приблизительно равна произведению выходной мощности отдельных ячеек в нижней строке и общего количества активных ячеек, или

P_out=N*M*P_out,BC Уравнение 3.

Кроме того, усиление каждой активной ячейки (т.е., G_BC) задано выходной мощностью этой активной ячейки (т.е., P_out,BC) для данной входной мощности в эту активную ячейку. В предположении, что мощность равномерно разделена между активными ячейками в нижней строке и активном компоненте управления в основании компонента управления столбца, тогда входная мощность в каждую активную ячейку в нижней строке задана полной входной мощностью (т.е., P_in), разделенной на сумму количества столбцов (т.е., M)+1, чтобы учесть активный драйвер в основании компонента управления столбца, или

P_in=(M+1)* P_out,BC/G_BC Уравнение 4.

Таким образом, полное усиление мощности матричного усилителя (т.е., G_2D) задано как:

P_in=(M+1)* P_out,BC/G_BC Уравнение 5.

В качестве другого примера, в некоторых реализациях радиочастотный сигнал может быть подан:

- непосредственно в активные ячейки в нижней строке матричного усилителя мощности (т.е., без вмешательства активного компонента управления (но факультативно с пассивной цепью согласования импедансов) между радиочастотным источником и активными ячейками), и

- непосредственно в другие активные ячейки матричного усилителя мощности (т.е., без вмешательства активного компонента управления (но факультативно с пассивной цепью согласования импедансов) между радиочастотным источником и активными ячейками).

Примеры таких матричных усилителей мощности показаны, например, на фиг. 4-8. В этих реализациях выходная мощность матричного усилителя мощности и полное усиление мощности матричного усилителя являются такими же, как заданы в уравнениях 3, 4, 5.

Однако в этих реализациях эффективное усиление мощности матричного усилителя и максимальная выходная мощность отдельных активных ячеек мощности в матрице уменьшаются с увеличением частоты, поскольку входная мощность, необходимая для каждой ячейки, не может быть передана на выход.

В качестве другого примера, в некоторых реализациях радиочастотный сигнал может быть подан:

- во все активные ячейки - в том числе в нижней строке - матричного усилителя мощности посредством вмешательства активного компонента управления.

Пример такого матричного усилителя мощности показан, например, на фиг. 3. В таких матричных усилителях мощности входная мощность в каждую активную ячейку в матричном усилителе мощности задана полной входной мощностью (т.е., P_in), разделенной на общее количество активных ячеек. Другими словами, входная мощность в каждую активную ячейку является полной входной мощностью (т.е., P_in), разделенной на размер матрицы N x M. Таким образом, предполагая идентичные активные ячейки,

P_in=(N*M)* P_out,BC/G_BC Уравнение 6.

Таким образом, полное усиление мощности матричного усилителя (т.е., G_2D) задано как:

G_2D=P_out/P_in=G_BC Уравнение 7.

Такие матричные усилители мощности не имеют никакого увеличения усиления в результате размеров матрицы.

В качестве еще одного примера, в некоторых реализациях радиочастотный сигнал может быть подан:

- в единственный компонент управления нижней ячейки компонента управления столбца матричного усилителя мощности.

Активными ячейками в нижней строке и верхних строках матричного усилителя мощности могут управлять цепь или стек активных симметрирующих трансформаторов или дифференциальных усилителей. Каждое активное устройство может управлять всеми активными ячейками в соответствующей строке.

Примеры такого матричного усилителя мощности показаны, например, на фиг. 12. В таких матричных усилителях мощности вся входная мощность в матричный усилитель мощности обеспечивается нижней активной ячейке. Таким образом,

P_in=P_out,BC/G_SBC Уравнение 8

и полное усиление мощности матричного усилителя (т.е., G_2D) задано как:

G_2D=P_out/P_in=N*M * G_SBC Уравнение 9.

Это теоретический идеальный случай идеального двухмерного матричного усилителя мощности со столбцом активного компонента управления, в котором радиочастотный входной источник управляет только нижней ячейкой этого компонента управления.

В свете этого могут быть описаны различные аспекты матричного усилителя мощности. В первом аспекте усилитель мощности включает в себя вход усилителя и выход усилителя, множество M x N активных ячеек, где N и M оба ≥ 2, и активные ячейки соединены как матрица размером M x N, и по меньшей мере одну управляющую структуру для управления активными ячейками. Применяется одно из a), b) или c), причем когда применяется a), каждый из столбцов матрицы включает в себя N активных ячеек, соединенных последовательно и управляемых как стек, причем стеки соединены параллельно, когда применяется b), каждая из строк матрицы включает в себя M активных ячеек, соединенных таким образом, чтобы быть управляемыми параллельно, причем по меньшей мере две строки матрицы соединены последовательно, и когда применяется c), каждый из столбцов матрицы включает в себя N активных ячеек, соединенных последовательно и управляемых как стек. Стеки соединены параллельно, и каждая из строк матрицы включает в себя M активных ячеек, соединенных таким образом, чтобы быть управляемыми параллельно. По меньшей мере две строки матрицы соединены последовательно. Управляющий электрод каждой активной ячейки присоединен ко входу усилителя через путь прохождения сигнала, который включает в себя управляющую входную структуру, причем все активные ячейки выполнены с возможностью управления электрическим сигналом, подаваемым на вход усилителя.

Первый и любой другой аспект могут включать в себя один или более из следующих признаков. Управляющая структура включает в себя множество активных управляющих элементов, и путь прохождения сигнала, который присоединяет управляющий электрод каждой активной ячейки к входу усилителя, включает в себя управляющие элементы. Путь прохождения сигнала, который присоединяет управляющий электрод по меньшей мере некоторых из активных ячеек к входу усилителя, включает в себя другие из активных ячеек. Управляющий электрод каждой активной ячейки присоединен к входу усилителя, чтобы принимать по существу равную входную мощность. Выходы активных ячеек присоединены таким образом, что выходные напряжения активных ячеек вдоль столбца складываются, и выходные токи столбцов складываются на выходе усилителя. Выходы активных ячеек присоединены таким образом, что выходные токи активных ячеек вдоль строки складываются, и выходные напряжения строк складываются в выходе усилителя. Входные сигналы в управляющие электроды транзисторов в активных ячейках в самой нижней строке активных ячеек являются несбалансированными. Входные сигналы в управляющие электроды транзисторов в активных ячейках в верхних строках активных ячеек являются сбалансированными. Усилитель мощности включает в себя активный симметрирующий трансформатор, присоединенный для преобразования несбалансированных сигналов в сбалансированные входные сигналы для активных ячеек в верхних строках. Сбалансированные входные сигналы активных ячеек в верхних строках имеют такие ток и напряжение, что выходные токи и напряжения активных ячеек в верхних строках совпадают с выходными токами и напряжениями активных ячеек в самой нижней строке. Разность между выходным током первой из активных ячеек и выходным током второй, непосредственно следующей активной ячейки в том же самом столбце составляет менее 10% выходного тока первой из активных ячеек. Разность между выходным током самой нижней из активных ячеек в столбце и выходным током самой верхней активной ячейки в столбце составляет менее 10% выходного тока самой нижней из активных ячеек. Выходная мощность каждой из активных ячеек по существу равная. Выходная мощность усилителя мощности по существу равна N x M выходных мощностей каждой из активных ячеек. По меньшей мере одна управляющая структура включает в себя схему соединения с компенсационной связью для распределения сигнала управления с основного электрода одной активной ячейки на управляющий электрод другой активной ячейки, причем схема соединения с компенсационной связью включает в себя делитель напряжения или делитель тока, чтобы подавать часть выходного напряжения или тока первой активной ячейки на управляющий электрод второй активной ячейки. Схема соединения с компенсационной связью распределяет сигнал управления с основного электрода первой активной ячейки в столбце на управляющий электрод второй активной ячейки в том же столбце. По меньшей мере одна управляющая структура включает в себя активный дифференциальный управляющий усилитель. По меньшей мере одна управляющая структура включает в себя один или более пассивных симметрирующих трансформаторов. Усилитель мощности c включает в себя a) цепь согласования входного импеданса, b) цепь согласования выходного импеданса или c) и цепь согласования входного импеданса, и цепь согласования выходного импеданса. По меньшей мере некоторые активные ячейки включают в себя a) цепь согласования входного импеданса, b) цепь согласования выходного импеданса или c) и цепь согласования входного импеданса, и цепь согласования выходного импеданса. Например, все активные ячейки могут включать в себя цепь согласования входного импеданса и/или все активные ячейки могут включать в себя цепь согласования выходного импеданса. Усилитель мощности включает в себя один или более элементов распределения для распределения сигнала со входа усилителя на управляющие электроды M самых нижних транзисторов с практически одинаковой задержкой. Усилитель мощности включает в себя один или более элементов распределения для распределения сигналов управления на управляющие электроды активных ячеек в каждой строке, в каждом столбце, или и в каждой строке, и в каждом столбце с практически одинаковыми задержками. Усилитель мощности включает в себя один или более элементов сбора для сбора выходных сигналов активных ячеек в каждой строке, в каждом столбце, или и в каждой строке, и в каждом столбце, выходные сигналы находятся в фазе. Усилитель мощности включает в себя элементы распределения для распределения сигналов управления на управляющие электроды активных ячеек в каждой строке, в каждом столбце, или и в каждой строке, и в каждом столбце с разными задержками, и один или более элементов сбора для сбора выходных сигналов активных ячеек в каждой строке, в каждом столбце, или и в каждой строке, и в каждом столбце, выходные сигналы находятся не в фазе, причем элементы сбора включают в себя задержки для компенсации задержек элементов распределения таким образом, чтобы мощность, обеспеченная на выход усилителя от активных ячеек, находилась в фазе. Усилитель мощности реализован в интегральной схеме, например, в монолитной сверхвысокочастотной интегральной схеме, в гибридной сверхвысокочастотной интегральной схеме или в многокристальном модуле. Каждая активная ячейка включает в себя, например, управляемый зарядом полупроводниковый четырехполюсный транзистор, причем каждая активная ячейка включает в себя полевой транзистор или биполярный транзистор. Каждая активная ячейка включает в себя транзистор на основе полупроводника типа III-V, например, транзистор на основе AlGaN/GaN или транзистор на основе GaAs. Каждая активная ячейка включает в себя транзистор на основе кремния, например, гетероструктурный транзистор SiGe. Множество активных ячеек является частью двухтактного каскада. Двухтактный каскад представляет собой двухтактный каскад на комплементарных или квазикомплементарных транзисторах, который включает в себя второе множество активных ячеек. Усилитель мощности включает в себя соединение между выходом усилителя и основным электродом первого транзистора в активной ячейке в одной из множества активных ячеек и соединение между выходом усилителя и управляющим электродом первого транзистора. Эти соединения вместе предназначены для того, чтобы поместить первый транзистор в проводящее состояние в противофазе с сигналом на входе усилителя и тем самым обеспечить работу второго множества активных ячеек в противофазе относительно первого множества активных ячеек. Соединение между выходом усилителя и управляющим электродом первого транзистора включает в себя проводящий путь между основным электродом транзистора в управляющем элементе и выходом усилителя и проводящий путь между управляющим электродом транзистора в управляющем элементе и управляющим электродом первого транзистора. Соединение между выходом усилителя и управляющим электродом первого транзистора состоит из пассивных компонентов. Каждая активная ячейка включает в себя множество транзисторов, которые соединены параллельно. Каждая активная ячейка включает в себя матрицу транзисторов. Усилитель мощности включает в себя первые соединения между транзисторами, формирующие матрицу транзисторов каждой активной ячейки, и вторые соединения между самими активными ячейками. Первые соединения объединены в полупроводниковом устройстве на уровне, отличающемся от вторых соединений. Усилитель мощности включает в себя сепаратор питания, который имеет высокочастотный порт, присоединенный к нагрузке на выходе усилителя, комбинированный порт присоединен к стекам двухмерной матрицы, и низкочастотный порт, присоединенный к источнику DC.

Во втором аспекте устройство включает в себя антенный блок, имеющий входной импеданс, и усилитель мощности первого аспекта с любыми из признаков первого или третьего аспекта или без них, причем N и M сконфигурированы таким образом, что оптимальный импеданс нагрузки усилителя мощности по существу совпадает со входным импедансом антенного блока.

Второй и любой другой аспект могут включать в себя один или более из следующих признаков. Коэффициент отражения -12 дБ или меньше может быть достигнут по ширине полосы, ограниченной антенным блоком.

В третьем аспекте усилитель мощности включает в себя двухмерную матрицу размером N x M активных ячеек, сформированную посредством последовательной укладки в стек основных электродов нескольких активных ячеек, причем стеки соединены параллельно, чтобы сформировать двухмерную матрицу. Усилитель мощности включает в себя управляющую структуру для координации управления активными ячейками таким образом, что эффективная выходная мощность двухмерной матрицы составляет приблизительно N x M выходных мощностей каждой из активных ячеек.

Третий и любой другой аспект могут включать в себя один или более следующих признаков. Усилитель мощности включает в себя сепаратор питания, который имеет высокочастотный порт, присоединенный к нагрузке, управляемый двухмерной матрицей, комбинированный порт, присоединенный к стекам двухмерной матрицы, и низкочастотный порт, присоединенный к источнику DC. Усилитель мощности включает в себя вторую двухмерную матрицу активных ячеек, сформированную посредством последовательной укладки в стек основных электродов нескольких активных ячеек, причем стеки соединены параллельно, чтобы сформировать вторую двухмерную матрицу. Двухмерная матрица и вторая двухмерная матрица соединены, чтобы сформировать каскад на комплементарных или квазикомплементарных транзисторах. Усилитель мощности включает в себя вторую управляющую структуру для координации управления активными ячейками второй двухмерной матрицы в противофазе с управлением активными ячейками в двухмерной матрице. Усилитель мощности включает в себя контур управления, включающий в себя усилитель ошибки для выдачи сигнала ошибки, представляющего разность между желаемым выходным напряжением DC и фактическим выходным напряжением. Вторая управляющая структура присоединена для регулировки фактического выходного напряжения DC в ответ на сигнал ошибки. Двухмерная матрица и вторая двухмерная матрица соединены, чтобы сформировать каскад на комплементарных или квазикомплементарных транзисторах. Усилитель мощности включает в себя вторую управляющую структуру для координации управления активными ячейками второй двухмерной матрицы в фазе с управлением активными ячейками в двухмерной матрице. Управляющая структура включает в себя схему соединения с компенсационной связью для распределения сигнала управления с основного электрода одной активной ячейки на управляющий электрод другой активной ячейки в том же стеке. Управляющая структура включает в себя множество пассивных компонентов управления матрицы симметрирующего трансформатора для преобразования несбалансированных сигналов в сбалансированные. Управляющая структура включает в себя компонент управления строками для распределения сигнала управления на управляющие электроды множества активных ячеек во множестве стеков. Компонент управления строками содержит множество линий распределения для присоединения частей сигнала управления к управляющим электродам множества активных ячеек с подходящими задержками для координации проводимости тока посредством активных ячеек. Каждая из активных ячеек включает в себя множество транзисторов, соединенных параллельно. Каждая из активных ячеек включает в себя двухмерную матрицу транзисторов. Усилитель мощности включает в себя первые соединения между транзисторами, формирующие двухмерную матрицу каждой активной ячейки, и вторые соединения между самими активными ячейками. Первые соединения объединены в полупроводниковом устройстве на уровне, отличающемся от вторых соединений. N не обязательно должно быть равно M. По меньшей мере некоторые активные ячейки включают в себя цепь согласования входного импеданса. По меньшей мере некоторые активные ячейки включают в себя цепь согласования выходного импеданса.

В четвертом аспекте устройство включает в себя антенный блок, имеющий входной импеданс, и усилитель мощности третьего аспекта с любыми из признаков третьего или первого аспекта или без них, причем N и M сконфигурированы таким образом, что оптимальный импеданс нагрузки усилителя мощности по существу совпадает со входным импедансом антенного блока.

Четвертый и любой другой аспект могут включать в себя один или более из следующих признаков. Коэффициент отражения -12 дБ или меньше достигается по ширине полосы, ограниченной антенным блоком.

Подробности одной или более реализаций изложены ниже в прилагаемых чертежах и описании. Другие признаки и преимущества будут очевидны из описания и чертежей, и из формулы изобретения.

Описание чертежей

Фиг. 1 - схематическое представление матричного усилителя мощности.

Фиг. 2 - схематическое представление матричного усилителя мощности.

Фиг. 3 - схематическое представление согласованного по столбцам матричного усилителя мощности.

Фиг. 4 - схематическое представление согласованного по столбцам матричного усилителя мощности.

Фиг. 5 - схематическое представление согласованного по столбцам матричного усилителя мощности.

Фиг. 6 - схематическое представление согласованного по столбцам матричного усилителя мощности.

Фиг. 7 показывает схематическое представление трех реализаций симметрирующего трансформатора.

Фиг. 8 - схематическое представление согласованного по столбцам матричного усилителя мощности.

Фиг. 9 - схематическое представление сбалансированного активного компонента управления матрицы для согласованного по строкам матричного усилителя мощности.

Фиг. 10 - схематическое представление дифференциального усилителя с согласованием импедансов.

Фиг. 11 - схематическое представление сбалансированного активного компонента управления матрицы для согласованного по строкам матричного усилителя мощности.

Фиг. 12 - схематическое представление сбалансированного активного компонента управления матрицы для согласованного по строкам матричного усилителя мощности.

Фиг. 13 - схематическое представление согласованного по строкам матричного усилителя мощности.

Фиг. 14 - схематическое представление линии распределения и элемента согласования импедансов, которые могут быть присоединены для распределения сигнала от источника сигнала к строке транзисторов.

Фиг. 15 и 16 - схематические представления пассивных модулей разделения/объединения, которые могут использоваться для реализации всей или части шины распределения и общей шины сбора.

Фиг. 17 - схематическое представление линии распределения и элемента согласования импедансов, которые могут быть присоединены для распределения сигнала от источника сигнала к строке транзисторов.

Фиг. 18 - схематическое представление линии распределения и элемента согласования импедансов, которые могут быть присоединены для распределения сигнала от источника сигнала к строке транзисторов.

Фиг. 19 - схематическое представление линии распределения и элемента согласования импедансов, которые могут быть присоединены для распределения сигнала от источника сигнала к строке транзисторов.

Фиг. 20 - схематическое представление линии распределения и элемента согласования импедансов, которые могут быть присоединены для распределения сигналов от пары источников сигналов к строке транзисторов.

Фиг. 21 - схематическое представление несбалансированной шины сбора, которая присоединена для сбора сигналов, проходящих через M столбцов матричного усилителя мощности, и направления их на нагрузку.

Фиг. 22 и 23 - схематические представления пары строк в матричном усилителе мощности.

Фиг. 24 - схематическое представление матричного усилителя мощности.

Фиг. 25 - схематическое представление матричного усилителя мощности.

Фиг. 26 - схематическое представление матричного усилителя мощности.

Фиг. 27 - схематическое представление матричного усилителя мощности.

Фиг. 28 - схематическое представление матричного усилителя мощности.

Фиг. 29 - схематическое представление матричного усилителя мощности.

Фиг. 30a - схематическое представление матричного усилителя мощности.

Фиг. 30b - схематическое представление дифференциального усилителя согласования импедансов.

Фиг. 31 - схематическое представление матричного усилителя мощности.

Фиг. 32 - схематическое представление двухмерного матричного усилителя мощности.

Фиг. 33 - схематическое представление двухмерного матричного усилителя мощности.

Фиг. 34 - схематическое представление матричного усилителя мощности.

Фиг. 35 - схематическое представление матричного усилителя мощности.

Фиг. 36 - схематическое представление двухтактного каскада 3600, который включает в себя пару матричных усилителей.

Фиг. 37 - схематическое представление двухтактного каскада, который включает в себя пару матричных усилителей.

Фиг. 38 - схематическое представление двухмерного матричного усилителя мощности, который включает в себя пару двухтактных каскадов, соединенных в конфигурации "H-моста".

Фиг. 39 - схематическое представление двухтактного каскада 3900, который включает в себя пару матричных усилителей.

Одинаковые символы для ссылок на различных чертежах указывают одинаковые элементы.

Подробное описание

Фиг. 1 является схематическим представлением матричного усилителя 100 мощности, например, для усиления сигналов в микроволновом и миллиметровом диапазонах частот. Матричный усилитель 100 мощности включает в себя коллекцию активных ячеек, сформированных отдельными транзисторами 105. Транзисторы 105 соединены в нескольких стеках 110. Сами стеки 110 соединены параллельно между несбалансированной шиной 115 распределения и несбалансированной шиной 120 сбора. Шина 115 распределения присоединена для распределения сигнала от источника 50 сигнала на самые нижние транзисторы 105 в каждом из стеков 110. Шина 120 сбора присоединена для сбора сигналов, проходящих через стеки, и направления их к нагрузке 70. Компонент 125 управления матрицы может представлять собой пассивный элемент, который распределяет сигналы управления, сформированные источником 50 сигнала, или активную ячейку, которая формирует сигналы управления на основе вывода источника 50 сигнала. В любом случае сигналы управления распределяются на управляющие электроды отдельных транзисторов 105 через множество сбалансированных согласованных по строкам структур. В ответ на сигнал управления транзисторы 105 переключаются из более проводящего состояния в менее проводящее состояние и обратно, чтобы поочередно формировать несколько путей с более высокой и более низкой проводимостью между шинами 115, 120 и между источником 50 сигнала и нагрузкой 70. Поскольку стеки 110 соединены параллельно, матричный усилитель 100 мощности имеет оптимальный импеданс нагрузки, который может быть адаптирован таким образом, чтобы он был согласован с импедансом нагрузки 70 и, следовательно, передавал ей относительно большую часть максимально возможной мощности.

Матричный усилитель 100 мощности представляет собой "согласованный по строкам" усилитель мощности в том смысле, что он включает в себя множество компонентов управления строк, которые соединены для распределения сигнала управления к строкам к транзисторам 105 в разных стеках 110. В проиллюстрированной реализации транзисторы 105 матричного усилителя 100 мощности можно рассматривать как находящиеся в четырех разных "строках" 137 матрицы. Хотя транзисторы 105 в каждой строке 137 находятся в разных стеках 110, транзисторы 105 в каждой строке 137 присоединены к соответствующей согласованной по строкам структуре, которая в проиллюстрированной реализации включает в себя линию 130 распределения и элемент 135 согласования импедансов. В проиллюстрированной реализации элемент 135 согласования импедансов показан как усилитель с активным компонентом управления. Однако элемент 135 согласования импедансов также может быть сформирован пассивной цепью согласования импедансов. Некоторая часть каждого сигнала управления присоединяется к управляющим электродам на транзисторах 105 в каждой строке 137 посредством линии 130 распределения и элемента 135 согласования импедансов. Линия 130 распределения и элемент 135 согласования импедансов подают части сигналов управления на управляющие электроды с подходящими задержками, чтобы скоординировать проводимость тока посредством транзисторов 105 в каждой строке 137, тем самым усиливая сигналы управления. Сигнал управления, присоединенный к управляющему электроду каждого транзистора 105, подается на потенциал основного электрода истока/эмиттера. Сигналы управления "не заземлены" в том смысле, что любой управляющий ток, входящий в управляющий электрод данного транзистора 105, также выходит из транзистора 105 через основной электрод истока/эмиттера, но не вносит вклад в ток стока/коллектора "предыдущего" транзистора 105 в этом же стеке 110. Для ясности в проиллюстрированном схематическом представлении транзистор 105, который находится непосредственно под любым данным транзистором 105 в этом же стеке 110, является "предыдущим" транзистором 105. Следует понимать, что ориентация и расположение компонентов в проиллюстрированном схематическом представлении являются произвольными, и "предыдущий" транзистор останется "предыдущим" несмотря на другое физическое расположение в реальном устройстве (например, сверху, слева или позади "следующего" транзистора). Вместо этого "предыдущие" и "следующие" транзисторы могут быть идентифицированы их относительным расположением на проводящем пути между источником 50 сигнала и нагрузкой 70. В любом случае, вместо того чтобы вносить вклад в ток стока/коллектора предыдущего транзистора 105, ток, выходящий из транзистора 105 через основной электрод истока/эмиттера, возвращается в элемент 135 согласования импедансов посредством линии 130 распределения, которая расположена непосредственно под этим транзистором 105.

В проиллюстрированной реализации источник 50 сигнала является радиочастотным (RF) источником, который выдает сигнал, достигающий желаемого электрического тока между основными электродами активных ячеек в матричном усилителе 100 мощности. Например, источник 50 сигнала может выдавать сигнал, который представляет желаемую передачу связи. В некоторых реализациях источник 50 сигнала может выдавать сигнал, имеющий несущую или центральную частоту между почти постоянным током (DC) (в общем случае, несколько 100 МГц, вследствие чего разные транзисторы разъединены по емкости) и приблизительно 1/3 f_T, где f_T - переходная частота единичного усиления транзисторов 105. Например, в некоторых полевых транзисторах типа III-V f_T может составлять около 30 ГГц. Некоторая часть сигнала, выдаваемого входным источником 50 сигнала, присоединяется к шине 115 посредством элемента 135 согласования импедансов. В проиллюстрированной реализации элемент 135 согласования импедансов показан как усилитель с активным компонентом управления. Таким образом, в проиллюстрированной реализации источник 50 сигнала непосредственно не выдает сигнал управления, который возбуждает управляющие электроды транзисторов 105. Вместо этого источник 50 сигнала выдает сигнал, который усиливается элементом 135 согласования импедансов, чтобы сформировать такой сигнал управления. В других реализациях элемент 135 согласования импедансов может быть сформирован посредством пассивной цепи согласования импедансов. В таких реализациях источник 50 сигнала может непосредственно выдавать сигнал управления, который возбуждает управляющие электроды транзисторов 105.

Шина 115 распределения присоединена для распределения части сигнала связи и сигнала DC на управляющие электроды и на основные электроды истока/эмиттера транзисторов 105 в первой строке 138. В некоторых реализациях элемент 135 согласования импедансов может действовать как симметрирующий трансформатор, и шина 115 распределения может быть реализована как две проводных линии передачи, которые симметричны относительно земли. Шина 115 распределения заканчивается в радиочастотной нагрузке и цепи 140 смещения затвора 140. В проиллюстрированной реализации радиочастотная нагрузка и цепь 140 смещения затвора включают в себя источник 145 DC, который выдает сигнал DC, который управляет электрическим током через стеки 110 посредством управляющих электродов транзисторов 105 в первой строке 138. В частности, как только ток начинает течь через транзисторы 105 в первой строке 138, за ним следует электрический ток в следующей строке 137. В проиллюстрированной реализации выходной потенциал из источника 145 DC является отрицательным относительно земли и сбрасывает потенциал на шине 120 сбора, когда стеки 110 являются проводящими. Выходной потенциал источника 145 DC изолирован от заземленного провода двух проводных линий передачи шины 115 распределения посредством емкости 150 и присоединен к другому проводу посредством импеданса 155. В проиллюстрированной реализации импеданс 155 является действительным импедансом, который обеспечивает часть нагрузки, которая согласована элементом 135 согласования импедансов.

Шина 120 сбора собирает выходную мощность из каждого стека 110 и направляет его к нагрузке 70. Шина 120 сбора также может быть реализована как две проводных линии передачи, которые симметричны относительно земли. В любом случае провода шины 120 сбора присоединены к комбинированному порту сепаратора 170 питания высокого напряжения. Нагрузка 70 присоединена к высокочастотному порту сепаратора 170 питания, и источник 160 DC присоединен к низкочастотному порту. Потенциал не заземленных проводов, таким образом, смещаются источником 160 DC на потенциал DC, подходящий для питания матричного усилителя 100 мощности. В проиллюстрированной реализации, в которой элементы 135 согласования импедансов реализованы как усилители с активным компонентом управления, выходной потенциал DC источника 160 DC проводится одной или более линиями 160 электропередачи к этим усилителям с активным компонентом управления.

В проиллюстрированной реализации усилитель 100 мощности включает в себя коллекцию отдельных транзисторов 105. Транзисторы 105 могут представлять собой любые из полупроводниковых устройств многих различных типов, например, полевые транзисторы (FET) или биполярные транзисторы (BJT), с наличием или без наличия какого-либо индивидуального согласования или предварительного согласования. В некоторых реализациях активные ячейки матрицы усилителя 100 мощности не являются отдельными транзисторами, а вместо этого представляют собой множественные транзисторы, например, собранные в модули усилителя.

Фиг. 2 является схематическим представлением матричного усилителя 200 мощности. Матричный усилитель 200 мощности также включает в себя отдельные транзисторы 105, которые соединены в нескольких стеках 110. Сами стеки 110 соединены параллельно между несбалансированной шиной 115 распределения и несбалансированной шиной 120 сбора. В отличие от усилителя 100 мощности (фиг. 1), шина 115 распределения обязательно является несбалансированной, поскольку матричный усилитель 200 мощности не включает в себя элемент 135 согласования импедансов, который может потенциально действовать как симметрирующий трансформатор между источником 50 сигнала и шиной 115 распределения.

Матричный усилитель 200 мощности является "согласованным по столбцам" усилителем мощности в том смысле, что матричный усилитель 200 мощности включает в себя множество компонентов 205 управления столбцов, которые соединены для распределения сигнала управления на столбцы к транзисторам 105 по соответствующим стекам 110. В проиллюстрированной реализации транзисторы 105 матричного усилителя 200 мощности можно рассматривать как находящиеся в четырех разных "столбцах" 237 матрицы. Транзисторы 105 в каждом столбце 237 находятся в одном и том же стеке 110 и соединены с компонентом 205 управления отдельного столбца. Компоненты 205 управления столбцов могут быть реализованы множеством различных методов, в том числе как (пассивные) компоненты управления столбцов с компенсационной связью и (активные) компоненты управления столбцов, которые включают в себя, например, дифференциальные усилители, в том числе описанные ниже. Компоненты 205 управления столбцов могут являться активными или пассивными элементами.

Каждый компонент 205 управления столбца включает в себя контакт 210 управляющего электрода и контакт 215 основного электрода. Контакты 210 управляющего электрода присоединяют компоненты 205 управления столбцов к управляющим электродам соответствующих транзисторов 105. Контакты 215 основного электрода присоединяют компоненты 205 управления столбцов к основным электродам истока/эмиттера соответствующих транзисторов 105. Сигнал управления, присоединенный к управляющему электроду каждого транзистора 105, подается на потенциал основного электрода истока/эмиттера. Кроме первой строки 138 (поясняется ниже), контакты 210, 215 электродов формируют сбалансированное соединение для управляющих транзисторов 105. В действительности сигналы управления не заземлены, и любой управляющий ток, входящий в управляющий электрод данного транзистора 105, также покидает транзистор 105 через основной электрод истока/эмиттера, но не вносит вклад в ток стока/коллектора предыдущего транзистора 105 в том же самом стеке 110.

В первой строке 138 матричного усилителя 200 мощности основные электроды истока/эмиттера всех транзисторов 105 соединены с землей. Как следствие, контакты 215 основных электродов к основным электродам истока/эмиттера транзисторов 105 в первой строке 138 также соединены с землей и, таким образом, формируют несбалансированное соединение. Как и в случае матричного усилителя 100 мощности (фиг. 1), источник 145 DC 145 управляет током, который должен течь через стеки 110, посредством управляющих электродов транзисторов 105 в первой строке 138.

Фиг. 3 является схематическим представлением согласованного по столбцам матричного усилителя 300 мощности. Для удобства проиллюстрирован только один стек 110 (и, следовательно, один столбец) матричного усилителя 300 мощности. Однако следует понимать, что матричный усилитель 300 мощности может включать в себя много строк и столбцов, которые учитывают индивидуальные операционные требования, в том числе выходной импеданс и усиление.

Матричный усилитель 300 мощности включает в себя несбалансированный пассивный компонент 305 управления матрицы, который распределяет сигналы, cформированные источником 50 сигнала, на коллекцию сбалансированных линий 310 распределения. Каждая линия 310 распределения присоединяет соответствующую часть сигнала управления к транзисторам 105 в разных стеках 110. Снова напомним, что только один стек 110 проиллюстрирован в схематическом представлении матричного усилителя 300 мощности, хотя операционный матричный усилитель 300 мощности будет включать в себя множество стеков 110.

Несбалансированный пассивный компонент 305 управления матрицы присоединен к каждой из сбалансированных линий 310 распределения симметрирующим трансформатором 315. Симметрирующие трансформаторы 315 не только преобразовывают несбалансированный сигнал на пассивном компоненте 305 управления матрицы в сбалансированный сигнал на линиях 310 распределения, но симметрирующие трансформаторы 315 также действуют как элементы согласования импедансов, чтобы подать сигнал управления к транзисторам 105 в разных стеках 110.

Каждая сбалансированная линия 310 распределения включает в себя проводящий путь 320, который присоединяет первый электрод обмотки симметрирующего трансформатора 315 к основным электродам истока/эмиттера транзисторов 105, проводящий путь 325 присоединяет другой, второй электрод обмотки симметрирующего трансформатора 315 к управляющим электродам транзисторов 105, и проводящий путь 330 между либо средней точкой 345 соответствующего симметрирующего трансформатора 315, либо вторым электродом соответствующего симметрирующего трансформатора 315, к источнику 335 DC относительно земли. Каждый источник 335 DC смещает потенциал управляющего электрода соответствующего транзистора 105. Каждый проводящий путь 320 истока/эмиттера включает в себя емкость 340, которая изолирует остаток линии 310 распределения от потенциала DC на соответствующем истоке/эмиттере электродов транзисторов 105. Каждый из проводящих путей 330 источника DC включает в себя индуктивность 350, которая изолирует радиочастотный сигнал от источников 335 DC.

Фиг. 4 является схематическим представлением согласованного по столбцам матричного усилителя 400 мощности. Для удобства проиллюстрирован только один стек 110 (и, следовательно, один столбец) матричного усилителя 400 мощности. Однако следует понимать, что матричный усилитель 400 мощности может включать в себя много строк и столбцов, которые учитывают индивидуальные операционные требования, в том числе выходной импеданс и усиление.

Матричный усилитель 400 мощности использует параллельные управляющие схемы 405 с компенсационной связью для распределения сигналов, сформированных источником 50 сигнала, на транзисторы 105 в стеке 110. Параллельные управляющие схемы 405 с компенсационной связью переносят часть выходного напряжения, например, напряжения стока/коллектора каждого соответствующего транзистора 105 (например, транзистора 105 k-ого звена), чтобы подавать сигнал управления на управляющий электрод соответствующего "следующего" транзистора 105 (например, транзистора (k+1)-ого звена) в стеке 110.

Каждая параллельная управляющая схема 405 с компенсационной связью включает в себя элементы 415 импеданса и емкости 420. Элементы 415 импеданса представляют собой произвольные пассивные комплексные импедансы и могут включать в себя одну или более индуктивностей, конденсаторов и/или пассивных элементов, имеющих сопротивление. Элементы 415 импеданса управляющей схемы 405 формируют схему делителя напряжения AC, которая передает часть выходного напряжения каждого соответствующего предыдущего транзистора (например, k-ого звена) управляющему электроду соответствующего следующего транзистора 105 ((k+1)-ого звена) в стеке 110. Например, элементы 415 импеданса управляющей схемы 405 k-ого звена формируют делитель напряжения между напряжением на верхнем основном электроде 436 (например, на стоке/коллекторе) транзистора 105 k-ого звена и напряжением на нижнем основном электроде 437 (например, на истоке/эмиттере) транзистора 105 k-ого звена. Вывод управляющей схемы 405 k-ого звена (например, электрод между элементами 415 импеданса) подается на входной электрод (например, на затвор) транзистора 105 (k+1)-ого звена.

"Верхними" основными электродами транзисторов 105 являются электроды, которые расположены по направлению к выходному концу стека 110 (т.е., к ближайшей шине 120 сбора) на проводящем пути между источником 50 сигнала и нагрузкой 70. В проиллюстрированных схематических представлениях все верхние основные электроды являются электродами стока/коллектора, хотя это не обязательно имеет место. "Нижнимиʺ основными электродами транзисторов 105 являются электроды, которые расположены по направлению ко входному концу стека 110 (т.е., к ближайшей шине 115 распределения). В проиллюстрированных схематических представлениях все нижние основные электроды являются электродами истока/эмиттера, хотя это не обязательно имеет место.

Емкости 420 изолируют сигнал управления для каждого следующего транзистора 105 от потенциалов DC на соответствующем электродах истока/эмиттера и электродах стока/коллектора предыдущего транзистора 105. Общая выходная мощность стека110 увеличивается по мере увеличения частоты сигналов, сформированных источником 50 сигнала, поскольку часть энергии, произведенной каждым транзистором 105 в стеке, используется для возбуждения соответствующего следующего транзистора 105.

Шина 115 распределения и элемент 410 согласования импедансов проводят часть сигнала, сформированного источником 50 сигнала, на нижнюю строку 406 транзисторов 105 в разных стеках 110, но верхняя строка 407 транзисторов 105 подвергается возбуждению входными сигналами от делителей напряжения или управляющих схем 405. Аналогичным образом, элементы 455 согласования выходного импеданса присоединяют выходной сигнал каждого стека 110 к шине 120 сбора. Снова напомним, что только один стек 110 проиллюстрирован в схематическом представлении матричного усилителя 400 мощности, хотя операционный матричный усилитель 400 мощности будет включать в себя множество стеков 110.

Потенциал управляющего электрода каждого транзистора 105 k-ого звена (за исключением первого звена) смещается схемой 430 делителя напряжения DC. Каждая схема 430 делителя напряжения DС включает в себя сопротивления 435, которые делят напряжение между верхним основным электродом 436 (например, стоком/коллектором) этого транзистора 105 k-го звена и верхним основным электродом 437 каждого "предыдущего" транзистора 105 (например, (k-1)-го звена). Потенциал транзистора первого (наиболее нижнего) звена смещается источником 145 DC.

Линии 440 распределения подают сигнал управления с компенсационной связью и ток стека между транзисторами 105 в стеке. Линии 440 распределения представляют собой линии передачи с тремя линиями, включающими в себя две сигнальных линии 445 и одну линию 450 заземления. В каждой линии 440 распределения одна сигнальная линия 445 несет сигнал управления с компенсационной связью, и другая сигнальная линия 445 несет ток стека между транзисторами 105.

Фиг. 5 является схематическим представлением согласованного по столбцам матричного усилителя 500 мощности. Для удобства проиллюстрирован только один стек 110 (и, следовательно, один столбец) матричного усилителя 500 мощности. Однако следует понимать, что матричный усилитель 500 мощности может включать в себя много строк и столбцов и учитывать индивидуальные операционные требования, в том числе выходной импеданс и усиление. Матричный усилитель 500 мощности подобен матричному усилителю 400 мощности (фиг. 4) за исключением того, что потенциал управляющего электрода каждого транзистора 105 смещается источником 505 напряжения DC схемы 430 делителя напряжения DC.

Кроме того, каждый источник DC изолирован от радиочастотных сигналов индуктивностью 510.

Как и в случае матричного усилителя 400, линии 440 распределения матричного усилителя 500 присоединяют оба сигнала управления с компенсационной связью и ток стека между транзисторами 105 в стеке.

Линии 440 распределения представляют собой линии передачи с тремя линиями, включающими в себя две сигнальных линии 445 и одну линию 450 заземления. В каждой линии 440 распределения одна сигнальная линия 445 несет сигнал управления с компенсационной связью, и другая сигнальная линия 445 несет ток стека между транзисторами 105.

Управляющие схемы 405 с компенсационной связью матричных усилителей 400 и 500 считаются имеющими параллельную компенсационную связь, поскольку сигнал управления с компенсационной связью получен через делитель напряжения, который соединен параллельно с транзисторным стеком. Кроме того, каждый из сигнала управления с компенсационной связью и тока стека соединен между транзисторами 105 в стеке через разные сигнальные линии 445 в линиях 440 распределения.

Фиг. 6 является схематическим представлением согласованного по столбцам матричного усилителя 600 мощности. Для удобства проиллюстрирован только один стек 110 (и, следовательно, один столбец) матричного усилителя 600 мощности. Однако следует понимать, что матричный усилитель 600 мощности может включать в себя много строк и столбцов, которые учитывают индивидуальные операционные требования, в том числе выходной импеданс и усиление.

Матричный усилитель 600 мощности использует последовательную компенсационную связь для распределения сигналов, сформированных источником 50 сигнала на транзисторы 105 в стеке 110. Симметрирующие трансформаторы 605 передают часть выходного тока (например, тока стока/коллектора) от каждого транзистора 105 в нижних строках 606, 607 матричного усилителя 600 мощности для подачи сигнала управления на управляющий электрод соответствующих следующих транзисторов 105 в стеке 110. Симметрирующие трансформаторы 605 представляют собой устройства с тремя электродами, которые подают часть выходного тока от транзистора в одной из нижних строк 606, 607 как сигнал управления управляющего электрода для соответствующего следующего транзистора 105 в следующем более высокой строке, а также преобразовывают несбалансированный выходной ток в сбалансированный сигнал управления.

Фиг. 7 показывает схематическое представление трех реализаций симметрирующего трансформатора 605. Первая реализация представляет собой трансформатор 605a. Трансформатор 605a включает в себя первичную катушку 705, вторичную катушку 710 и общий электрод 715, присоединенный и к первичной катушке 705, и к вторичной катушке 710. В некоторых реализациях номинальное значение коэффициента трансформации трансформаторов 605a выбирается таким образом, чтобы оно соответствовало усилению по току транзисторов 105. Когда трансформатор 605a используется в качестве симметрирующего трансформатора 605 в матричном усилителе 600 мощности, электрод 705 первичной катушки присоединен к верхнему основному электроду 636 (например, стоку/коллектору) транзистора 105, общий электрод 715 присоединен к нижнему основному электроду 637 (например, истоку/ эмиттеру) соответствующего следующего транзистора 105, и электрод 710 вторичной катушки присоединен к управляющему электроду соответствующего следующего транзистора 105. Таким образом, выходной сигнал вторичной катушки 710 подает входной сигнал управления на управляющий электрод соответствующего следующего транзистора 105.

Второй реализацией симметрирующего трансформатора 605 является T-образная схема 605b, включающая в себя три элемента 720 проводимости, сконфигурированные как T-образная цепь (или соединение "звездой"). Третья реализация симметрирующего трансформатора 605 представляет собой пи-образную цепь 605c, включающую в себя три импедансных элемента 730, сконфигурированных как пи-образная цепь (или соединение треугольником). Разные реализации симметрирующего трансформатора 605 могут использоваться в разных реальных реализациях матричных усилителей мощности. Например, элементы 720 проводимости T-образной цепи 605b могут иметь преимущество в некоторых устройствах сверхвысокочастотных интегральных схем, тогда как импедансные элементы 730 пи-образной цепи 605c могут иметь преимущество в других случаях в зависимости от таких факторов, как технология обработки и конструкция других компонентов в матричном усилителе мощности.

Снова обратимся к фиг. 6, на которой показано, что емкости 620 включены в проводящий путь между симметрирующими трансформаторами 605 и управляющими электродами транзисторов 105. Емкости 620 изолируют сигнал управления для каждого транзистора 105 от потенциала DC на соответствующем истоке/эмиттере и электродах стока/коллектора транзисторов 105. Кроме того, общая выходная мощность стека 110 уменьшается по мере увеличения частоты сигналов, сформированных источником 50 сигнала, поскольку часть энергии, произведенной каждым транзистором 105 в стеке, используется для управления соответствующим следующим транзистором 105.

Шина 115 распределения несет соответствующую часть сигналов, сформированных источником 50 сигнала, на нижнюю строку 606 транзисторов 105 в разных стеках 110. Элементы 610 согласования импедансов подают сигнал источника на шине 115 распределения к нижней строке 606 транзисторов 105 в разных стеках 110. Аналогичным образом, элементы 655 согласования выходного импеданса присоединяют выходной сигнал каждого стека 110 к шине 120 сбора. Снова напомним, что только один стек 110 проиллюстрирован в схематическом представлении матричного усилителя 600 мощности, хотя операционный матричный усилитель 600 мощности будет включать в себя множество стеков 11.

Потенциал управляющего электрода каждого транзистора 105 смещается посредством схемы 630 делителя напряжения DC. Каждая из схем 630 делителя напряжения DC включает в себя сопротивления 635, которые делят напряжение между верхним основным электродом 636 (например, стоком/коллектором) транзистора 105 и нижним основным электродом 637 (например, истоком/эмиттером) предыдущего транзистора 105. Каждая из схем 630 делителя напряжения DC обеспечивает плавающее смещение на входе управления соответствующего транзистора 105. Исключением является схема 630 делителя напряжения DC, соединенная с нижним основным электродом транзистора 105 в нижней строке 606, который заземлен.

Линии 640 распределения соединяют транзисторы в стеке. Линии 640 распределения представляют собой несбалансированные линии передачи с тремя линиями, включающими в себя две сигнальные линии 645 и одну линию 650 заземления. Обычно схемы 630 делителя напряжения DC соединены c одной из сигнальных линий 645, и соответствующие верхние и нижние основные электроды транзистора 105 соединены с другой сигнальной линией 645. Линия 660 распределения, присоединяющая транзистор 105 в нижней строке 606 к первой следующей строке 607, является несбалансированной линией передачи с двумя линиями. Линия 660 распределения включает в себя одну сигнальную линию 645 и одну линию 650 заземления. Сигнальная линия 645 в линии 660 распределения присоединена к верхнему основному электроду транзистора 105 в нижней строке 606 и нижнему основному электроду транзистора 105 в следующей (второй) строке. Схема 630 делителя напряжения DC, которая соединена с нижним выходом транзистора в нижней строке 606, присоединена к линии 650 заземления в линии распределения 660.

Фиг. 8 является схематическим представлением согласованного по столбцам матричного усилителя 800 мощности. Для удобства проиллюстрирован только один стек 110 (и, следовательно, один столбец) матричного усилителя 800 мощности. Однако следует понимать, что матричный усилитель 800 мощности может включать в себя много строк и столбцов, которые учитывают индивидуальные операционные требования, в том числе выходной импеданс и усиление. Матричный усилитель 800 мощности подобен матричному усилителю 600 мощности, описанному выше со ссылкой на фиг. 6 и 7, за исключением того, что потенциал управляющего электрода каждого транзистора 105 смещается источником 805 напряжения DC вместо схемы 630 делителя напряжения DC. Кроме того, каждый источник DC изолирован от радиочастотных сигналов индуктивностью 810. Кроме того, линии 660 распределения с тремя линиями матричного усилителя 600 мощности могут быть заменены сбалансированными линиями 815 распределения с двумя линиями, которые включают в себя две сбалансированных сигнальных линии 645 и не включают в себя линию заземления.

Фиг. 9 является схематическим представлением активного сбалансированного компонента 905 управления матрицы для согласованного по строкам матричного усилителя 900 мощности. Для удобства проиллюстрирован только один стек 110 (и, следовательно, один столбец) матричного усилителя 900 мощности. Однако следует понимать, что матричный усилитель 900 мощности может включать в себя много строк и столбцов, которые учитывают индивидуальные операционные требования, в том числе выходной импеданс и усиление.

Сбалансированный активный компонент 905 управления матрицы распределяет сигналы, сформированные источником 50 сигнала, на коллекцию сбалансированных линий 910 распределения. Каждая линия 910 распределения присоединяет соответствующую часть сигнала управления к транзисторам 105 в разных стеках 110. Снова напомним, что только один стек 110 проиллюстрирован в схематическом представлении матричного усилителя 900 мощности, хотя операционный матричный усилитель 900 мощности будет включать в себя множество стеков 110.

Сбалансированный активный компонент 905 управления матрицы включает в себя множество сложенных в стек дифференциальных усилителей 915 с согласованием импедансов. Сбалансированный активный компонент 905 управления матрицы содержит на один меньше дифференциальных усилителей 915 с согласованием импедансов, чем транзисторов 105 в каждом стеке 110. Например, в показанном примере активный компонент 905 управления матрицы включает в себя три дифференциальных усилителя 915 с согласованием импедансов, чтобы управлять стеком 110 из четырех транзисторов 105. Первым дифференциальным усилителем 915 и транзистором 105 в нижней строке (строка 1) стека одновременно управляет источник 50 сигнала. Каждый k-ый дифференциальный усилитель 915 в активном компоненте 905 управления матрицы затем управляет (k+1)-ым транзистором 105 в стеке 110.

Более подробно, фиг. 10 является схематическим представлением дифференциального усилителя 915 с согласованием импедансов, который может использоваться в сбалансированных активных компонентах управления матрицы. Дифференциальный усилитель 915 включает в себя входной электрод 1080 с инвертированием, входной электрод 1082 без инвертирования, выходной электрод 1084 высокого уровня и выходной электрод 1086 низкого уровня. Дифференциальный усилитель 915 выдает сигнал на выходных электродах 1084, 1086, который представляет разность между сигналом на входных электродах 1080, 1082.

Снова обратимся к фиг. 9, на которой показано, что дифференциальные усилители 915 сложены в стек, и выходные электроды 1084, 1086 каждого дифференциального усилителя 915 (k-ого дифференциального усилителя 915) присоединены к входным электродам 1080, 1082 следующего дифференциального усилителя 915 ((k+1)-ого дифференциального усилителя 915) в активном компоненте 905 управления матрицы. В некоторых реализациях цепь согласования импедансов (не показана) может быть присоединена между каждым из дифференциальных усилителей 915. Кроме того, выходные электроды 1084, 1086 каждого дифференциального усилителя 915 присоединены к сбалансированной линии 910 распределения, которая обеспечивает сигнал управления соответствующему транзистору 105 в строках с 2 до N стека 110.

Каждая сбалансированная линия 910 распределения включает в себя проводящий путь 920, который присоединяет первый выходной электрод 1084, 1086 дифференциального усилителя 915 к основному электроду истока/эмиттера транзистора 105, и проводящий путь 325, который присоединяет другой выходной электрод 1084, 1086 дифференциального усилителя 915 к управляющим электродам транзистора 105. Каждый проводящий путь 920 истока/эмиттера включает в себя емкость 940, которая изолирует остаток линии 910 распределения от потенциала DC на соответствующем истоке/эмиттере электродов транзисторов 105. Более конкретно, выходной электрод 1086 без инвертирования со второго по N-ый дифференциальный усилитель 910 присоединен к проводящему пути управляющего электрода 925, и выходной электрод 1084 с инвертированием со второго по N-ый дифференциальный усилитель 910 присоединен к проводящему пути 920 истока/эмиттера. Однако у соединений выходных электродов 1084, 1086 первого дифференциального усилителя 915 с линией 910 распределения выполнен обмен местами. Таким образом, выходной электрод 1084 c инвертированием первого дифференциального усилителя 910 присоединен к проводящему пути управляющего электрода 925, и выходной электрод 1086 без инвертирования первого дифференциального усилителя 910 присоединен к проводящему пути 920 истока/эмиттера.

Кроме того, в некоторых реализациях, линии 910 распределения могут включать в себя цепь согласования импедансов (не показана) для согласования импеданса выходных электродов 1084, 1086 дифференциального усилителя 915 с входным импедансом транзисторов 105.

Дифференциальные усилители 915 снабжаются напряжением DC от двух отдельных путей DC: путей ODD и EVEN. Дифференциальные усилители 915 с нечетными номерами (от 1 до N) снабжаются от пути ODD, и дифференциальные усилители 915 с четными номерами (от 1 до N) снабжаются от пути EVEN. Каждый путь DC снабжается схемой 950, 955 истокового повторителя и присоединен к электроду 1090 снабжения высокого порядка дифференциального усилителя 915 высокого порядка (N или N-1) на соответствующем пути ODD или EVEN. Более конкретно, электрод 1090 снабжения высокого порядка N-ого дифференциального усилителя 915 присоединен к схеме истокового повторителя 950 (путь DC ODD). Тогда как электрод 1090 снабжения высокого порядка (N-1)-ого дифференциального усилителя 915 присоединен к схеме истокового повторителя 955 (путь DC EVEN).

Проводящий путь 956 присоединяет электрод снабжения низкого порядка N-ого дифференциального усилителя 915 к электроду снабжения высокого порядка следующего дифференциального усилителя 915 низкого порядка на пути ODD в активном компоненте 905 управления матрицы, в частности, первого дифференциального усилителя 915 в показанном примере. Электрод снабжения низкого порядка первого дифференциального усилителя 915 присоединен к отрицательному источнику DC.

Электрод снабжения низкого порядка (N-1)-ого (здесь второго) дифференциального усилителя 915 присоединен к земле в показанном примере. Однако в более крупном стеке активного компонента 905 управления матрицы электрод снабжения низкого порядка (N-1)-ого дифференциального усилителя 915 может быть присоединен к электроду снабжения высокого порядка следующего нечетного дифференциального усилителя 915 более низкого порядка посредством проводящего пути.

Истоковый повторитель 950 включает в себя пару согласованных транзисторов 952, каждый из которых присоединен между высоким потенциалом стороны стока и низким потенциалом стороны истока. Высокий потенциал стороны стока (электрод 960) присоединен к радиочастотной шине 120 сбора. Низкий потенциал стороны истока присоединен между импедансами 965a и 965b схемы делителя напряжения. Схема делителя напряжения создана импедансами 965a, 965b и 965c и также присоединена к электроду 960 и радиочастотной шине 120 сбора. Импедансы 965a, 965b и 965c делят радиочастотное выходное напряжение от шины 120 сбора, чтобы сместить потенциал управляющих электродов транзисторов 952, которые присоединены к схеме делителя напряжения между импедансами 965a и 965b. Электроды истоков транзисторов 952 присоединены к схеме разделителя напряжения между импедансами 965a и 965b через емкость 954a и к электроду снабжения низкого порядка N-ого дифференциального усилителя 915. Емкость 954a изолирует электрод снабжения низкого порядка N-ого дифференциального усилителя 915 от потенциала DC на радиочастотной шине 120 сбора.

Истоковый повторитель 955 включает в себя транзистор 953, который присоединен между высоким потенциалом стороны стока и низким потенциалом стороны истока. Высокий потенциал стороны стока присоединен к схеме разделителя напряжения между импедансами 965a и 965b и к электродам истока транзисторов 952. Низкий потенциал стороны истока присоединен между импедансами 965b и 965c схемы разделителя напряжения. Электрод истока транзистора 953 присоединен к схеме разделителя напряжения между импедансами 965b и 965c через емкость 954b и к электроду снабжения низкого порядка (N-1)-ого дифференциального усилителя 915. Емкость 954b изолирует электрод снабжения низкого порядка (N-1)-ого дифференциального усилителя 915 от потенциала DC на радиочастотной шине 120 сбора.

Истоковые повторители 950, 955 снабжаются от радиочастотных выходных сигналов матричного усилителя 900 мощности через радиочастотную шину 120 сбора. Таким образом, все электроды снабжения высокого и низкого порядка дифференциальных усилителей 915 находятся под действием плавающего потенциала AC и могут вместить полный размах колебаний выходного радиочастотного напряжения транзисторов 105 в стеке 110.

Фиг. 11 является схематическим представлением сбалансированного активного компонента 905 управления матрицы для согласованного по строкам матричного усилителя 1100 мощности. Для удобства проиллюстрирован только один транзисторный стек 110 из фиг. 1 (и, следовательно, единственный столбец транзисторов 105) матричного усилителя 1100 мощности. Однако следует понимать, что матричный усилитель 1100 мощности может включать в себя много строк и столбцов, которые учитывают индивидуальные операционные требования, в том числе выходной импеданс и усиление.

Сбалансированный активный компонент 1105 управления матрицы распределяет сигналы, сформированные источником 50 сигнала, на коллекцию сбалансированных линий 1110 распределения. Каждая линия 1110 распределения присоединяет соответствующую часть сигнала управления к транзисторам 105 в разных стеках 110. Снова напомним, что только один стек 110 проиллюстрирован в схематическом представлении матричного усилителя 1100 мощности, хотя операционный матричный усилитель 1100 мощности будет включать в себя множество стеков 110.

Сбалансированный активный компонент 1105 управления матрицы включает в себя множество сложенных в стек дифференциальных усилителей 1115. Первым дифференциальным усилителем 1115 и транзистором 105 в нижней строке (в первой строке) стека одновременно управляет источник 50 сигнала. Каждый k-ый дифференциальный усилитель 1115 в активном компоненте 1105 управления матрицы затем управляет (k+1)-ым транзистором 105 в стеке 110.

Каждый дифференциальный усилитель 1115 включает в себя пару согласованных транзисторов 1194, каждый из которых присоединен между высоким потенциалом стороны стока и низким потенциалом стороны истока. Только первый дифференциальный усилитель 1115 включает в себя источник 1188 тока. За исключением N-ого дифференциального усилителя 1115 высоким потенциалом стороны стока каждый k-ый дифференциальный усилитель 1115 снабжается посредством низкого потенциала стороны истока (k+1)-ого дифференциального усилителя 1115. Высоким потенциалом стороны стока N-ый дифференциальный усилитель 1115 снабжается посредством радиочастотной шины 120 сбора. Аналогичным образом, за исключением первого дифференциального усилителя 1115 низким потенциалом стороны истока каждый k-ый дифференциальный усилитель 1115 снабжается посредством высокого потенциала стороны истока (k-1)-ого дифференциального усилителя 1115. Низким потенциалом стороны истока первый дифференциальный усилитель 1115 снабжается посредством источника 1150 DC. Таким образом, дифференциальные усилители 1115 сложены в стек таким образом, что ток DC через первый дифференциальный усилитель 1115 снова используется каждым дифференциальным усилителем в активном компоненте 1105 управления матрицы.

Дифференциальные усилители 1115 в активном компоненте 1105 управления матрицы соединены вместе через сбалансированные линии 1135 распределения. В некоторых реализациях цепь согласования импедансов (не показана) также может быть присоединена между каждым дифференциальным усилителем 1115. Кроме того, выходные электроды 1184 каждого дифференциального усилителя 1115 (кроме N-ого дифференциального усилителя 1115) присоединены к сбалансированной линии 1110 распределения, которая обеспечивает сигнал управления соответствующему транзистору 105 в строках со второго по N стека 110.

Каждая сбалансированная линия 1110 распределения включает в себя проводящий путь 1120, который присоединяет первый выходной электрод 1184 дифференциального усилителя 1115 к основному электроду истока/эмиттера транзистора 105, и проводящий путь 1125, который присоединяет другой выходной электрод 1184 дифференциального усилителя 1115 к управляющему электроду транзистора 105. Каждый проводящий путь 1120 истока/эмиттера включает в себя емкость 1140, которая изолирует остаток линии 1110 распределения от потенциала DC на соответствующем истоке/эмиттере электродов транзисторов 105. Кроме того, в некоторых реализациях линии 1110 распределения могут включать в себя цепь согласования импедансов (не показана), чтобы согласовать импеданс выходные электроды 1084, 1086 дифференциального усилителя 1115 с входным импедансом транзисторов 105.

Кроме того, управляющие электроды транзисторов 1194 (входные электроды 1182 дифференциальных усилителей 1115) присоединены к выходным электродам 1184 каждого предыдущего, (k-1)-ого дифференциального усилителя 1115. Падение потенциала на каждом множестве импедансов 1196 используется для управления входом (управляющими электродами транзисторов 1194) каждого дифференциального усилителя 1115, за исключением первого дифференциального усилителя 1115. Управляющим электродом первого из транзисторов 1194 в первом дифференциальном усилителе 1115 управляет радиочастотный источник 50, и управляющий электрод второго из транзисторов 1194 смещается потенциалом DC из источника 145 DC. Управляющий электрод первого из транзисторов 1194 в первом дифференциальном усилителе 1115 присоединен к радиочастотному источнику 50 через цепь 1130 согласования импедансов.

Как показано, истоки транзисторов 1194 первого дифференциального усилителя 1115 соединены вместе и имеют общий путь к источнику 1188 тока. Импеданс между обоими выходными электродами 1184 и источником 1188 тока, таким образом, почти идентичен за исключением относительно небольших различий в импедансе транзисторов 1194. Первый дифференциальный усилитель 1115, таким образом, может действовать как симметрирующий трансформатор и преобразовывать несбалансированный радиочастотный сигнал источника в сбалансированный вывод.

Кроме того, управляющий электрод одного из транзисторов 1194 каждого из дифференциальных усилителей 1115 со второго по N смещается посредством части радиочастотного выходного сигнала от радиочастотной шины 120 сбора. Схема 1160 делителя напряжения, созданная цепью импедансов 1162, делит напряжение радиочастотного выходного сигнала.

Источник 1188 тока обеспечивает ток DC для всех дифференциальных усилителей 1115 в активном компоненте 1105 управления матрицы. Источник 1188 тока включает в себя транзистор 1189, который подает ток через дифференциальные усилители 1115. Потенциал управляющего электрода транзистора 1189 смещается посредством источника 1150 DC через импеданс 1191. Кроме того, электрод истока транзистора 1189 присоединен к источнику 1150 DC через импеданс.

Фиг. 12 является схематическим представлением сбалансированного активного компонента 1205 управления матрицы для согласованного по строкам матричного усилителя 1200 мощности. Для удобства проиллюстрирован только один транзисторный стек 110 (и, следовательно, единственный столбец транзисторов 105) матричного усилителя 1200 мощности. Однако следует понимать, что матричный усилитель 1200 мощности может включать в себя много строк и столбцов, которые учитывают индивидуальные операционные требования, в том числе выходной импеданс и усиление. Сбалансированный активный компонент 1205 управления матрицы подобен сбалансированному компоненту 1105 управления матрицы, описанному выше со ссылкой на фиг. 11, за исключением того, что первым транзистором 105 строки не управляет непосредственно радиочастотный сигнал из радиочастотного источника 50. Вместо этого компонент 1205 управления матрицы включает в себя дополнительный дифференциальный усилитель 1115. Радиочастотный источник 50 управляет только первым дифференциальным усилителем 1115 через множество схем 1210 истокового повторителя. Как показано, истоковые повторители 1210 могут быть объединены с сопротивлением, которое действует как сдвигатель потенциала DC, чтобы сдвинуть нулевой уровень DC радиочастотного источника к отрицательному напряжению затвора, требуемому парой транзисторов FET в самом нижнем дифференциальном усилителе, который работает при отрицательных напряжениях DC ниже потенциала напряжения затвора самой низкой строки матричного усилителя. В качестве альтернативы в качестве такого сдвигателя потенциала DC может использоваться диодная цепь.

Фиг. 13 является схематическим представлением согласованного по строкам матричного усилителя 1300 мощности. В проиллюстрированной реализации каждая линия 130 распределения строки реализована как сбалансированная линия передачи с двумя проводниками, которая заканчивается на действительном импедансе 1310 и емкостном импедансе 1315. Первый проводник линии передачи сформирован последовательностью проводников 1320, каждый из которых присоединен к соответствующим управляющим электродам транзисторов 105 строки 137. Второй проводник линии передачи сформирован последовательностью проводников 1325, которые присоединяются к основным электродам истока/эмиттера транзисторов 105 в той же строке 137. Проводники 1320, 1325 имеют такие размеры, чтобы задерживать прибытие сигналов управления в управляющих электродах транзисторов 105 таким образом, чтобы проводимость тока транзисторами 105 в матричном усилителе 1300 мощности была скоординирована. В частности, токовые сигналы транзисторов 105 в каждой строке 137 собираются по столбцам в общей шине 120 сбора с задержками, которые согласованы с соответствующими задержками на линиях 130 распределения строки. Значения импедансов 1310, 1315 сконфигурированы, чтобы устанавливать импеданс линии 130 распределения строки таким образом, чтобы сигнал управления соответствующим образом присоединялся к ней от компонента 125 управления матрицы. Как пояснялось ранее, компонент 125 управления матрицы может являться активным или пассивным компонентом управления, который обеспечивает не заземленные выходы для каждой линии 130 распределения строки.

В усилителе 1300 мощности используются искусственный LC или распределенные линии передачи. Эта реализация может использоваться в качестве источников питания для нижней входной линии и для управления входом верхних строк. Вход нижней строки и выход верхней строки могут совпадать с вводом и выводом линий компонента управления, соответственно, структуры распределенного усилителя или неоднородного распределенного усилителя мощности (NDPA) полевого транзистора (FET) или биполярного транзистора (BJT). Симметричные (например, без земли) цепи источника питания используются для входных линий вторых и выше строк. Входными шинами верхних строк управляет цепь пассивного или активного компонента управления/источника питания, которая обеспечивает симметричные (например, без земли) выходы для отдельных строк.

Фиг. 14 является схематическим представлением линии 130 распределения и элемента 135 согласования импедансов, которые могут быть присоединены для распределения сигнала от источника 50 сигнала к строке транзисторов 105. Проиллюстрированная реализация линии 130 распределения и элемента 135 согласования импедансов включает в себя коллекцию проводников 1405 от столбца к столбцу, проводники 1407 стека и элементы 1410 согласования импедансов.

Каждый элемент 1410 согласования импедансов ассоциирован с соответствующим стеком 110 и включает в себя выводы 1415 управляющего электрода и выводы 1420 основного электрода. Выводы 1415 управляющего электрода должны быть присоединены к соответствующему управляющему электроду транзистора 105 в ассоциированном стеке 110. Выводы 1420 основного электрода должны быть присоединены к соответствующему основному электроду этого же транзистора 105 в ассоциированном стеке 110. Каждый элемент 1410 согласования импедансов может номинально согласовать входной импеданс транзисторов 105 с опорным импедансом ZL источника. В некоторых реализациях этот импеданс может быть повышен, например, до 2*ZL. Это может быть сделано, например, с использованием четвертьволновых трансформаторов, линейных конденсаторов или дискретных LC-трансформаторов.

Каждый проводник 1407 стека ассоциирован с соответствующим стеком 110. Проводники 1405 от столбца к столбцу соединены между проводниками 1407 стека, которые ассоциированы со смежными стеками 100. Проводники 1407 стека и проводники 1405 от столбца к столбцу имеют такие размеры, чтобы задерживать прибытие сигналов управления в управляющих электродах транзисторов 105 в каждом стеке таким образом, чтобы проводимость тока транзисторами 105 в матричном усилителе мощности была скоординирована. В проиллюстрированной реализации проводники 1407 стека и проводники 1405 от столбца к столбцу являются несбалансированными проводниками и вместе с выводами 1420 основных электродов присоединены к опорному потенциалу. В проиллюстрированной реализации этим опорным потенциалом является земля.

Эта комбинация проводников 1405 от столбца к столбцу, проводников 1407 стека и элементов 1410 согласования импедансов может упоминаться как топология ʺкаскадной линии и предварительного согласованияʺ. В частности, проводники 1405, 1407 располагаются каскадом, чтобы распределить сигнал управления для координации проводимости тока в разных стеках 110. Элементы 1410 согласования импедансов гарантируют, что достаточно большая часть сигнала управления подается в транзисторы 105 в каждом стеке 110. Такая линия 130 распределения и элемент 135 согласования импедансов могут иметь преимущество особенно в реализациях сверхвысокочастотных интегральных схем, в том числе в планарных монолитных реализациях. В частности, вследствие ограниченной доступной площади для линии 130 распределения и элемента 135 согласования импедансов может быть полезной способность реализовать компактную топологию ʺкаскадной линии и предварительного согласованияʺ с использованием полупроводниковых методик изготовления.

В некоторых реализациях соответствующая топология ʺкаскадной линии и предварительного согласованияʺ может использоваться, чтобы сформировать одну или обе из шины 115 распределения и общей шины 120 сбора. Например, самый нижний транзистор 105 в каждом стеке 110 может быть присоединен к соответствующему элементу согласования импедансов, и сигнал, проходящий проводники 1405 от столбца к столбцу и проводники 1407 стека, подходящим образом задерживается для координации проводимости тока через стеки в ответ на сигнал, выданный из источника 50. В качестве другого примера самый верхний транзистор 105 в каждом стеке 110 может быть присоединен к соответствующему элементу согласования импедансов, и ток, проходящий через этот самый верхний транзистор 105, подходящим образом задерживается с использованием проводников стека и проводников от столбца к столбцу для доставки к нагрузке 70.

Фиг. 15 и 16 являются схематическими представлениями пассивных модулей 1500, 1600 разделения/объединения, которые могут использоваться для реализации всей или частей шины 115 распределения и общей шины 120 сбора. В проиллюстрированных реализациях каждый из модулей 1500, 1600 разделения/объединения включает в себя соответствующий корневой электрод 1505, 1605, стволовую часть 1510, 1610 и коллекцию электродов-ответвлений 1515, 1615.

Когда модули 1500, 1600 разделения/объединения являются частью шины 115 распределения, корневые электроды 1505, 1605 действуют как входы, которые будут присоединены для приема сигнала от источника 50, и электроды-ответвления 1515, 1615 действуют как выходы для распределения этого сигнала по электродам управления самого нижнего транзистора 105 в каждом стеке. Когда модули 1500, 1600 разделения/объединения являются частью шины 120 сбора, корневые электроды 1505, 1605 действуют корня как выходы к нагрузке 70, и выводы-ответвления 1515, 1615 действуют как входы для приема тока, проводимого через соответствующий из стеков 110. Стволовые части 1510, 1610 соединяют корневые электроды и электроды-ответвления и обеспечивают симметричное пассивное соединение "от M к 1" или "от 1 к M".

В некоторых реализациях модули 1500, 1600 разделения/объединения используются вместе с элементами согласования импедансов. Однако это не обязательно имеет место. Например, модули 1500, 1600 разделения/объединения могут использоваться в матричных усилителях мощности, которые включают в себя топологии компонентов управления строк "с компенсационной связью" (например, фиг. 4-8) без элементов согласования импедансов.

Фиг. 17 является схематическим представлением линии 130 распределения и элемента 135 согласования импедансов, которые могут быть присоединены для распределения сигнала от источника 50 сигнала к строке транзисторов 105. В общем случае строка транзисторов 105, к которой линия 130 распределения и элемент 135 согласования импедансов распределяют сигнал, будет являться одной из более высоких строк матрицы, а не нижней строкой. Однако в некоторых реализациях линия 130 распределения и элемент 135 согласования импедансов также могут использоваться для распределения сигнала на нижнюю строку матричного усилителя. Проиллюстрированная реализация шины 115 распределения включает в себя глобальный элемент 1705 согласования входного импеданса, проводники 1710 от столбца к столбцу и локальные элементы 1715 согласования импедансов.

Глобальный элемент 1705 согласования входного импеданса представляет собой устройство, которое согласовывает входной импеданс 1725 цепи линий 1710 передачи и элементов 1715 согласования импедансов с входным импедансом 1720 элемента 1705 согласования, наблюдаемым источником 50. В некоторых реализациях глобальный элемент 1705 согласования входного импеданса может непосредственно согласовывать опорный импеданс ZL для высокочастотного входа и может принудительно согласовывать импеданс кратного числа опорного импеданса, т.е., M*ZL, где M - общее количеством ячеек в строке и количество столбцов в матрице для низкочастотного входа. В некоторых реализациях глобальный элемент 1705 согласования входного импеданса может быть реализован как диплексер.

Каждый локальный элемент 1715 согласования импедансов ассоциирован с соответствующим стеком 110 и включает в себя выводы 1415 управляющего электрода и выводы 1420 основного электрода. Выводы 1415 управляющего электрода должны быть присоединены к соответствующему управляющему электроду транзистора 105 в ассоциированном стеке 110. Выводы 1420 основного электрода должны быть присоединены к соответствующему основному электроду этого же транзистора 105 в ассоциированном стеке 110.

Проводники 1710 от столбца к столбцу и локальные элементы 1715 согласования импедансов совместно определяют части сигнала из источника 50, которые вводятся в каждую из активных ячеек 105. В некоторых реализациях проводники 1710 и элементы 1715 согласования импедансов совместно определяют характеристический импеданс ZL в конце строки (справа в схематическом представлении на фиг. 17) и характеристический импеданс ZL/k для каждой активной ячейки 105, где k - позиция самой нижней активной ячейки 105 в нижней строке 138 матрицы. Таким образом, первая активная ячейка 105 в нижней строке будет иметь характеристический импеданс ZL/M, где M - общее количеством ячеек в строке и количество столбцов в матрице. В реализации, показанной на фиг. 17, M=4. Эта реализация может упоминаться как топология ʺподачи и сопоставления с параллельными линиямиʺ.

В результате на высоких частотах входной импеданс в начале строки составляет ZL/M. На низких частотах входной импеданс составляет ZL. В некоторых реализациях может использоваться дополнительная цепь согласования для высоких частот, и высокочастотный входной импеданс может быть поднят, например, от ZL/M до ZL.

Фиг. 18 является схематическим представлением линии 130 распределения и элемента 135 согласования импедансов, которые могут быть присоединены для распределения сигнала от источника 50 сигнала к строке транзисторов 105. В проиллюстрированной реализации строка транзисторов 105, к которой линия 130 распределения и элемент 135 согласования импедансов распределяют сигнал, будет являться одной из более высоких строк матрицы, а не нижней строкой. Проиллюстрированная реализация шины 115 распределения включает в себя коллекцию проводников 1810 от столбца к столбцу и элементы 1815 согласования импедансов.

Каждый элемент 1815 согласования импедансов связан с ассоциированным стеком 110 и включает в себя выводы 1415 управляющего электрода и выводы 1420 основного электрода. Выводы 1415 управляющего электрода должны быть присоединены к соответствующему управляющему электроду транзистора 105 в ассоциированном стеке 110. Выводы 1420 основного электрода должны быть присоединены к соответствующему основному электроду этого же транзистора 105 в ассоциированном стеке 110.

Проводники 1810 от столбца к столбцу соединяют элементы 1815 согласования импедансов (и, следовательно, входные пути соответственно ассоциированных транзисторов 105) последовательно. В частности, проводящий путь 1817 проходит через каждый из элементов 1815 согласования импедансов, и сигналы, проводимые по проводящему пути 1817, возвращаются к источнику 50 сигнала через возвратные линии 1819. В проиллюстрированной реализации проводящий путь 1817 и возвратная линия 1819 разделены емкостью 1825, которая блокирует сигналы DC от возврата к источнику 50 сигнала. В других реализациях конденсатор 1825 может быть опущен, и проводящий путь 1817 и возвратная линия 1819 соединены непосредственно.

Каждый элемент 1815 согласования импедансов подает часть сигнала на проводящем пути 1817 в соответствующий транзистор 105 в ассоциированном стеке 110. Импедансы, представленные элементами 1815 согласования, зависят от позиции элементов 1815 согласования импедансов вдоль проводящего пути 1817. В частности, элемент 1815 согласования импедансов в конце проводящего пути 1817 (справа в проиллюстрированном представлении) представляет характеристический импеданс ZL/M, где M - количеством столбцов в матрице. Другой элемент 1815 согласования импедансов представляет характеристический импеданс ZL/k, где k - позиция элемента 1815 согласования импедансов вдоль проводящего пути 1817. В проиллюстрированном представлении k=1 для самого левого элемента 1815 согласования импедансов, k=2 для второго слева элемента 1815 согласования импедансов и т.д. Таким образом, импеданс 1820, наблюдаемый от источника 50 во всю подсхему 130, 135 согласования и распределения, согласован с ZL. В результате для k-ого транзистора 105 в строке подача DC обеспечивается через последовательно соединенные "принудительно согласованные" импедансы слева от k-ого транзистора 105. В соответствии с этим эта реализация может упоминаться как топология ʺподачи и сопоставления с последовательными линиямиʺ.

В некоторых реализациях элементы 1815 согласования импедансов реализованы как диплексеры или другие структуры, которые непосредственно согласовывают импеданс ZL/M на высоких частотах или выполняют принудительное согласование на низких частотах.

Фиг. 19 является схематическим представлением линии 130 распределения и элемента 135 согласования импедансов, которые могут быть присоединены для распределения сигнала от источника 50 сигнала к строке транзисторов 105. Проиллюстрированная реализация линии 130 распределения и элемента 135 согласования импедансов включает в себя коллекцию трансформаторов 1905, проводников 1901 от столбца к столбцу и элементов 1915 согласования импедансов 1915.

Каждый элемент 1915 согласования импедансов ассоциирован с соответствующим стеком 110 и включает в себя выводы 1415 управляющего электрода и выводы 1420 основного электрода. Выводы 1415 управляющего электрода должны быть присоединены к соответствующему управляющему электроду транзистора 105 в ассоциированном стеке 110. Выводы 1420 основного электрода должны быть присоединены к соответствующему основному электроду этого же транзистора 105 в ассоциированном стеке 110.

Каждый трансформатор 1905 включает в себя первую обмотку 1930 и вторую обмотку 1935. Первые обмотки 1930 и один из проводников из проводников 1910 от столбца к столбцу соединены последовательно, чтобы сформировать проводящий путь 1917. Другие из проводников 1910 от столбца к столбцу соединены вместе, чтобы сформировать возвратную линию 1919. В проиллюстрированной реализации проводящий путь 1917 и возвратная линия 1919 разделены емкостью 1945, которая блокирует сигналы DC от возврата к источнику 50 сигнала. В других реализациях конденсатор 1825 может быть опущен, и проводящий путь 1917 и возвратная линия 1919 соединены непосредственно. Трансформаторы 1905 дают возможность прямой входной подачи DC для каждой активной ячейки 105 из строки даже без принудительно согласованных последовательных сопротивлений на входном пути DC (как показано на фиг. 18).

В некоторых реализациях схема, схематично представленная на фиг. 19, также может включать в себя сопротивление разъединения DC, такое как импеданс 155 (фиг. 1). В этих случаях схема может использоваться в качестве шины 115 распределения для распределения сигнала от источника 50 сигнала на самые нижние транзисторы 105 в каждом из стеков 110. В некоторых из этих реализаций основные электроды истока/эмиттера самых нижних транзисторов 105 могут быть заземлены, а не присоединены к выводу 1420 основного электрода.

Фиг. 20 является схематическим представлением линии 130 распределения и элемента 135 согласования импедансов, которые могут быть присоединены для распределения сигнала от пары источников 50a, 50b сигнал к строке транзисторов 105. Проиллюстрированная реализация линии 130 распределения и элемента 135 согласования импедансов включает в себя коллекцию проводников 2010 от столбца к столбцу с тремя проводниками и элементы 2015 согласования импедансов 2015.

В проиллюстрированной реализации источники 50a, 50b сигнала являются согласованной парой полевых транзисторов. Сбалансированный управляющий сигнал вводится в оба управляющих электрода 53 источников сигнала 50a, 50b. Первый основной электрод источника 50a сигнала (т.е., электрод стока в проиллюстрированной реализации) присоединен к первому проводнику 2020 из проводников 2010 от столбца к столбцу. Первый основной электрод источника 50b сигнала (т.е., электрод стока в проиллюстрированной реализации) присоединен ко второму проводнику 2025 из проводников 2010 от столбца к столбцу. Третий проводник 2030 из проводников 2010 от столбца к столбцу является общей возвратной линией. Один конец третьего проводника 2030 присоединен к каждому из первого основного электрода источника 50a сигнала и первого основного электрода источника 50b сигнала, а также к проводникам 2020, 2025, посредством соответствующего сопротивления 2055. В проиллюстрированной реализации другой конец третьего проводника 2030 присоединен к каждому из проводников 2020, 2025 посредством соответствующей емкости 2045, который блокирует сигналы DC от возврата к источникам 50a, 50b сигнала.

В каждом проводнике 2020, 2025, чередующиеся элементы 2015 согласования импедансов (и, следовательно, соответственно ассоциированные транзисторы 105) соединены последовательно. В частности, проводник 2020 формирует проводящий путь, который проходит по элементам 2015 согласования импедансов через каждый один (а именно, первый и третий в проиллюстрированной реализации). Проводник 2025 формирует проводящий путь, который проходит по элементам 2015 согласования импедансов через каждый другой (а именно, второй и четвертый в проиллюстрированной реализации). Проводник 2020, таким образом, распределяет сигнал управления, сформированный источником 50a сигнала, на одну половину активных элементов 105 в строке, тогда как проводник 2025 распределяет сигнал управления, сформированный источником 50b сигнала, на другую половину активных элементов 105 в строке.

Как и в случае с топологией ʺподачи и сопоставления с последовательными линиямиʺ на фиг. 18, каждый элемент 2015 согласования импедансов подает часть сигнала в соответствующих проводниках 2020, 2025 на соответствующий транзистор 105 в ассоциированном стеке 110. Импедансы, представленные элементами 2015 согласования импедансов, зависят от позиции элементов 2015 согласования импедансов вдоль проводников 2020, 2025. В частности, элемент 2015 согласования импедансов в конце проводника 2020 (справа в проиллюстрированном представлении) представляет характеристический импеданс ZL/M/2, где M - общее количество столбцов в матрице. Другой элемент 2015 согласования импедансов представляет характеристический импеданс ZL/k, где k - позиция элемента 2015 согласования импедансов вдоль соответствующих проводников 2020, 2025. В проиллюстрированном представлении k=1 и для самого левого, и для второго слева элемента 2015 согласования импедансов, поскольку эти элементы 2015 согласования импедансов находятся вдоль разных проводников 2020, 2025. В результате подача DC обеспечивается через сокращенное количество последовательно соединенных "принудительно согласованных" импедансов налево от каждого транзистора 105, следовательно, сокращается сопротивление подачи последовательности DC для каждой отдельной активной ячейки. В соответствии с этим эта реализация может упоминаться как топология ʺподачи и сопоставления с последовательными полностью симметричными линиямиʺ.

Хотя проиллюстрированная реализация топологии ʺподачи и сопоставления с последовательными полностью симметричными линиямиʺ показана с двумя источниками 50a, 50b сигнала и двумя проводниками 2020, 2025, в других реализациях может использоваться более двух источников сигнала и/или более двух проводников, чтобы обеспечить сигнал управления активным ячейкам 105 в одной строке.

Фиг. 21 является схематическим представлением несбалансированной шины 120 сбора, которая присоединена для сбора сигналов, проходящих через M столбцов матричного усилителя мощности, и направления их на нагрузку 70. Для удобства проиллюстрирована только самая верхняя строка транзисторов 105 из четырех стеков 110. Проиллюстрированная реализация шины 120 сбора включает в себя коллекцию проводников 2105 от столбца к столбцу и элементы 2110 согласования импедансов.

Каждый элемент 2110 согласования импедансов ассоциирован с соответствующим стеком 110 и в иллюстрированной реализации включает в себя индуктивность 2115 и емкость 2120. Магнитуда компонентов, формирующих элементы 2110 согласования, может быть сконфигурирована, например, для компенсации эффективной выходной емкости каждого соответствующего стека 110. В других реализациях могут быть опущены элементы 2110 согласования импедансов, и выход каждого соответствующего стека 110 может быть присоединен непосредственно к соответствующим проводникам 2105 от столбца к столбцу.

В проиллюстрированной несбалансированной реализации шины 120 сбора каждый проводник 2105 от столбца к столбцу включает в себя заземленный провод и не заземленный провод. Не заземленные провода соединены последовательно и к выводам стеков 110. В проиллюстрированной ориентации самый левый проводник 2105 от столбца к столбцу имеет импеданс N*ZL, где N - количество строк в матрице. Далее направо k-ый проводник 2105 от столбца к столбцу имеет импеданс N*ZL/k, где N - количество строк в матрице, и последняя N-ая линия имеет импеданс N*ZL/M, где M - количество столбцов в матрице. Линии 2105 имеют такие размеры по длине, чтобы согласовать задержку между входными или выходными сигналами смежных стеков 110. Например, когда несбалансированная шина 120 сбора используется в матричном усилителе вместе с линией 130 распределения и элементом 135 согласования импедансов, такими как показано на фиг. 18, линии 2105 имеют такие размеры по длине, чтобы согласовать задержки, ассоциированные с соответствующими частями проводящего пути 1817. Один конец последовательно соединенных не заземленных проводов присоединен к комбинированному порту сепаратора 170 питания высокой мощности. Высокочастотный порт сепаратора 170 питания присоединен к нагрузке 70, и низкочастотный порт присоединен к источнику 160 DC. Потенциал не заземленных проводов, таким образом, смещен источником 160 DC, который подает "напряжение стока/коллектора матрицы" (т.е., количество строк N, умноженное на напряжение стока/коллектора отдельных ячеек, или N*VDD) на отдельные ячейки верхней строки по последовательно соединенным не заземленным проводам шины 120 сбора. Значение сопротивления нагрузки представляет RL=N/M*R_Cripps, и опорное значение импеданса ZL равно значению сопротивления нагрузки RL. R_Cripps представляет собой оптимальное сопротивлением нагрузки отдельной ячейки полевого/биполярного транзистора - либо для мощности, либо для КПД суммирования мощности, либо для некоторого компромисса между ними.

В проиллюстрированной реализации верхняя активная ячейка в одном стеке 110 включает в себя выходную цепь 2130 предварительного согласования. Выходная цепь 2130 предварительного согласования является факультативным компонентом и в общем случае будет использована либо для верхней активной ячейки в каждом стеке 110 матричного усилителя, либо для каждой соты матричного усилителя. Каждая выходная цепь 2130 предварительного согласования выполнена с возможностью согласования выхода соответствующей ячейки в матрице с импедансом, наблюдаемым этой ячейкой, чтобы выходная мощность была высокой и достигался большой КПД суммирования мощности. В целом желательно, чтобы КПД суммирования мощности был максимально высоким. В контексте шины 120 сбора каждая выходная цепь 2130 предварительного согласования на верхней активной ячейке стека 110 выполнена с возможностью согласования импеданса, наблюдаемого этой ячейкой на шине 120 сбора. Эта реализация шины 120 сбора может упоминаться как топология "специального" неоднородного распределенного усилителя мощности (NDPA). В частности, проиллюстрированная реализация шины 120 сбора является "специальной" в том, что все активные ячейки имеют приблизительно одинаковый размер ячейки, что отличается от классического NDPA, в котором размер ячейки варьируется для улучшения согласования. В специальном NDPA возможны почти равные размеры активных ячеек, поскольку характеристические импедансы выходных линий разделены на коэффициент N укладки в стек. Поскольку размеры активных ячеек почти равные, облегчается реализация по технологии планарной интеграции.

Фиг. 22 и 23 являются схематическими представлениями пары строк 137 в матричном усилителе мощности. Линии 130 распределения присоединены к управляющим электродам транзисторов 105 в каждой строке 137. Хотя проиллюстрирована только пара строк 137 и единственная линия 130 распределения, полный матричный усилитель мощности может иметь несколько дополнительных строк и линий распределения.

Проиллюстрированная линия 130 распределения реализована как сбалансированные линии передачи с двумя проводниками и включает в себя линию 2205 управляющего сигнала и основную сигнальную линию 2210. Линия 2205 управляющего сигнала присоединена для распределения некоторой части сигнала управления на каждый из управляющих электродов транзисторов 105 в соответствующей строке 137. В реализации, проиллюстрированной на фиг. 22, сигнал управления присоединен непосредственно к управляющим электродам посредством проводника 2215. В реализации, проиллюстрированной на фиг. 23, сигнал управления присоединен через элемент 2305 согласования импедансов. Задержки, связанные с частями линии 2205 управляющего сигнала и либо проводниками 2215, либо элементами 2305 согласования импедансов, могут быть выбраны для координации проводимости тока транзисторами 105 в соответствующей строке 137.

Основная сигнальная линия 2210 присоединена к основным электродам транзисторов 105 в той же строке 137, которая принимает сигналы управления от линии 2205 управляющего сигнала, и в предыдущей строке 137. В частности, основная сигнальная линия 2210 присоединена к электроду истока или эмитента транзисторов 105 в той же строке 137, которая принимает сигналы управления от линии 2205 управляющего сигнала, и к стоку или коллектору транзисторов 105 в предыдущей строке 137. В результате основная сигнальная линия 2210 объединяет выходы электродов стока или коллектора транзисторов 105 в одной строке 137 и делит результат между электродами истока или эмиттера транзисторов 105 в следующей строке 137.

В реализации, проиллюстрированной на фиг. 22, основная сигнальная линия 2210 включает в себя группу проводников 2220 от стека к стеку, которые присоединяются к (как проиллюстрировано, вертикальным) проводникам между основными электродами транзисторов 105 в смежных строках 137. В реализации, проиллюстрированной на фиг. 23, основная сигнальная линия 2210 включает в себя группу элементов 2310 согласования импедансов, которые присоединяются к позиции между несбалансированным элементом 2315 согласования импедансов, который присоединяется к стоку или коллектору транзисторов 105 в предыдущей строке 137 и к элементу 2305 согласования импедансов, который присоединяется к электроду истока или эмиттера транзисторов 105 в той же строке 137, которая принимает сигналы управления от линии 2205 управляющего сигнала. В других реализациях проводники между основными электродами отдельных транзисторов 105 в смежных строках 137 могут быть заменены элементами объединения/разделения, которые объединяют сигналы электродах стока или коллектора транзисторов 105 в одной строке 137, и затем делит получаемый в результате сигнал между электродами истока или эмиттера транзисторов 105 в следующей строке 137.

Посредством объединения выводов транзисторов 105 в одной строке 137 и затем разделения результата между транзисторами 105 в следующей строке 137 проводимость в матричном усилителе может быть сбалансирована. В частности, полученный в результате матричный усилитель имеет ортогональную схему взаимных соединений строк и столбцов, в котором входной управляющий сигнал подается через линии 2205 в направлении строки, и выходные сигналы отдельных транзисторов 105 собираются или передаются через линии 2215 (или в качестве альтернативы на фиг. 23 через элементы 2305 и 2315 согласования) из одной строки активных ячеек к следующей.

В реализации, проиллюстрированной на фиг. 22, основная сигнальная линия 2210 смещается посредством факультативного источника 2225 DC, который присоединен к основной сигнальной линии 2210 через индуктивность 2230. Источник 2225 DC может смещать основную сигнальную линию 2210 к потенциалу, который представляет собой долю потенциала, поданного источником 160 DC на шину 120 сбора. В частности, источник 2225 DC может смещать k-ую строку 137 на потенциал, равный k/N от поданного источником 160 DC, где N - общее количество строк. Посредством присоединения источника 2225 DC к главной сигнальной линии 2210 источник 160 DC не обязательно должен подавать мощность всему матричному усилителю. Вместо этого смещение потенциала DC стока может быть разбито частично или полностью по строкам, позволяя нескольким более малым источникам подавать эту мощность.

Фиг. 24 является схематическим представлением матричного усилителя 2400 мощности. Матричный усилитель мощности 2400 включает в себя единственный активный компонент управления матрицы 125, который ведет многократные стеки 110. Сами стеки 110 соединены параллельно между несбалансированной шиной 115 распределения и несбалансированной шиной 120 сбора. Шина 115 распределения присоединена для распределения сигнала от источника 50 сигнала на самые нижние транзисторы 105 в каждом из стеков 110. Шина 120 сбора присоединена для сбора сигналов, проходящих через стеки, и направления их к нагрузке 70. Источник 160 DC присоединен для смещения потенциала всех стеков 110.

Активный компонент 125 управления матрицы управляет каждой из строк 137 отдельно с использованием соответствующей линии 130 распределения строки. Линия 130 распределения строки заканчивается на действительном импедансе 1310 и емкостном импеданс 1315. Значения импедансов 1310, 1315 сконфигурированы таким образом, что они согласованы с импедансом линии 130 распределения строки, чтобы сигнал управления был соответствующим образом подан в нее от компонента 125 управления матрицы. В частности, конденсатор 1315 используется для разделения DC между входным управляющим напряжением и выходным напряжением электрода, в то время как резистор 1310 установлен для согласования характеристического импеданса линий 130.

Фиг. 25 является схематическим представлением матричного усилителя 2500 мощности. Матричный усилитель 2500 мощности не включает в себя активный компонент 125 управления матрицы. Вместо этого каждый стек 110 включает в себя компонент управления с параллельной или последовательной "компенсационной связью", как, например, проиллюстрировано на фиг. 4, 5, 6, и 8. В этих реализациях шина 115 распределения присоединена для распределения сигнала с источника 50 сигнала на транзисторы 105 в самой нижней строке 138. Получаемый в результате потенциал на стоке или коллекторе транзисторов 105 в строке 138 получает компенсационную связь, чтобы сместить потенциал на управляющих электродах транзисторов 105 в следующих строках 137, что приводит к волне управляющего тока, проходящей через двухмерную матрицу транзисторов 105 снизу вверх в проиллюстрированном направлении стеков 110. Источник 160 DC присоединен для смещения потенциала всех стеков 110.

Фиг. 26 является схематическим представлением матричного усилителя 2600 мощности. Матричный усилитель 2600 мощности включает в себя несколько активных компонентов 125 управления матрицы, каждый из которых управляет несколькими стеками 110. Каждый стек 110 сформирован коллекцией активных ячеек, соединенных последовательно между шиной 115 распределения и шиной 120 сбора. Однако в проиллюстрированной реализации каждая активная ячейка сформирована парой транзисторов 105, которые соединены параллельно. В частности, управляющие электроды обоих транзисторов в паре соединены вместе и принимают один управляющий сигнал. Кроме того, соответствующие основные электроды обоих транзисторов соединены, фактически удваивая допустимую нагрузку по току активных ячеек посредством удвоения активной области активных ячеек. Таким образом, в иллюстративном схематическом представлении, каждый активный компонент 125 управления матрицы управляет парой стеков 110, один иллюстративно расположен слева от активного компонента 125 управления матрицы, и один иллюстративно расположен справа от активного компонента 125 управления матрицы.

В некоторых реализациях основные электроды активных ячеек, которыми управляют разные активные компоненты 125 управления матрицы, могут быть соединены вместе, чтобы объединить выводы транзисторов 105, управляемых разными активными компонентами 125 управления матрицы. Полученный в результате сигнал затем может быть разделен между транзисторами 105 в следующей строке. Пример такого подхода показан на фиг. 22, 23, хотя в контексте одного транзистора 105 на активную ячейку.

Фиг. 27 является схематическим представлением матричного усилителя 2700 мощности. Матричный усилитель 2700 мощности включает в себя несколько несбалансированных пассивных компонентов 305 управления матрицы. В проиллюстрированной реализации каждый несбалансированный пассивный компонент 305 управления матрицы присоединен к активной ячейке, которая включает в себя несколько транзисторов 105, посредством симметрирующего трансформатора 315. Симметрирующие трансформаторы 315 преобразовывают несбалансированный сигнал на пассивных компонентах 305 управления матрицы в сбалансированные сигналы, а также действуют как элементы согласования импедансов, чтобы подать сигналы управления к транзисторам 105 в разных стеках 110.

В проиллюстрированной реализации основные электроды активных ячеек, которыми управляют разные пассивные компоненты 305 управления матрицы, соединены вместе, чтобы объединить выходы транзисторов 105, управляемых разными пассивными компонентами 305 управления матрицы. Полученный в результате сигнал затем разделяется между транзисторами 105 в следующей строке.

В иллюстрированной реализации два из несбалансированных пассивных компонентов 305 управления матрицы (т.е., пассивные компоненты 305 управления матрицы, расположенные в середине схематического представления) имеют одну общую заземленную возвратную линию. Это не обязательно имеет место. Например, в некоторых реализациях каждый пассивный компонент 305 управления матрицы может включить в себя отдельную возвратную линию.

В иллюстрированной реализации два из несбалансированных пассивных компонентов 305 управления матрицы (т.е., пассивные компоненты 305 управления матрицы, расположенные слева и справа на схематическом представлении) имеют отдельную возвратную линию. Это не обязательно имеет место. Например, в некоторых реализациях эти два пассивных компонента 305 управления матрицы также могут иметь одну общую возвратную линию.

Фиг. 28, 29 являются схематическими представлениями матричных усилителей 2800, 2900 мощности. Матричные усилители 2800, 2900 мощности оба являются примерами "не квадратно" матрицы, поскольку количество M столбцов не равно количеству N строк в матрице. В некоторых реализациях это может облегчить согласование импеданса активных ячеек в матрице с импедансом внешней системной нагрузки (например, с использованием метода нагрузочной линии Криппса).

В некоторых реализациях матричные усилители 2800, 2900 мощности могут включать в себя активный компонент 125 управления матрицы. В некоторых таких реализациях размер или другие характеристики такого активного компонента 125 управления матрицы могут отличаться от размера или других характеристик активных ячеек в матрице. В таких реализациях мощность сигнального вывода источника 50 сигнала не будет идентично распределена активному компоненту 125 управления матрицы и каждой из активных ячеек в нижней строке 138 матрицы. Приведенные выше уравнения 4, 5 могут быть отрегулированы для учета этого неоднородного распределения.

Фиг. 30a является схематическим представлением матричного усилителя 3000 мощности. Матричный усилитель 3000 мощности включает в себя параллельно соединенное множество активных ячеек 3005, каждая из которых сформирована несколькими транзисторами 105. В частности, в проиллюстрированной реализации каждая активная ячейка 3005 включает в себя три транзистора 105. Управляющие электроды и основные электроды истока/эмиттера этих транзисторов 105 присоединены к линии 3050 распределения активной ячейки, которая присоединяет части сигнала управления к управляющим электродам с подходящими задержками для координации проводимости тока транзисторами 105. Однако основные электроды стока/коллектора транзисторов 105 в каждой активной ячейке 3005 присоединены к линии 3010 сбора, которая собирает ток, проводимый между основными электродами каждого транзистора 105 в активной ячейке 3005. Линия 3010 сбора переносит собранный ток из основных электродов стока/коллектора транзисторов 105 в одной активной ячейке 3005 через несимметричную линию 3015 к основным электродам истока/эмиттера транзисторов 105 в следующей активной ячейке 3005 через линию 3050 распределения активной ячейки этой следующей активной ячейки 3005.

Линии 3050 распределения активной ячейки принимают ток, собранный из основных электродов стока/коллектора транзисторов 105 в одной активной ячейке 3005, на одном конце (справа в проиллюстрированной ориентации) и переносят этот ток к основным электродам истока/эмиттера транзисторов 105 в ассоциированной активной ячейке 3005 как к электроду без инверсии дифференциального усилителя 3055 согласования импедансов в компоненте 125 управления матрицы. Линии, которые формируют каждую линию 3050 распределения активной ячейки, имеют такие размеры, что входные емкости транзисторов 105 скрыты в линии 3050 распределения ячейки, как в распределенном усилителе (TWA), и вывод симметрирующих трансформаторов 3055 согласован с активными ячейками. Кроме того, выходная линия сбора имеет размеры, как в неоднородном распределенном усилителе мощности (NDPA), в отношении синхронизации сигналов и импеданса нагрузки, который наблюдается каждым транзистором 105 в строке 3005.

В проиллюстрированной реализации компонент 125 управления матрицы включает в себя не только дифференциальные усилители 3055 между активными ячейками 3005, но также и цепь делителя напряжения, имеющую сопротивление 168, которая соединена с полевыми транзисторами, действующими как истоковые повторители или источники напряжения, соответственно, которые устанавливают корректные напряжения DC смещения для дифференциальных усилителей 3055.

Фиг. 30b является схематическим представлением дифференциального усилителя 3055 с согласованием импедансов, который может использоваться в согласованных по строкам матричных усилителях мощности. Дифференциальный усилитель 3055 включает в себя входной электрод 3180 с инвертированием, входной электрод 3182 без инвертирования, выходной электрод 3184 высокого порядка и выходной электрод 3186 низкого порядка. Дифференциальный усилитель 3055 также включает в себя электрод 3190 снабжения высокого порядка и электрод 3192 снабжения низкого порядка.

Дифференциальный усилитель 3055 включает в себя пару согласованных транзисторов 3194, каждый из которых соединен между высоким потенциалом стороны стока и низким потенциалом стороны истока. Управляющий электрод первого из транзисторов 3194 присоединен к входному электроду 3182 без инвертирования. Управляющий электрод второго из транзисторов 3194 присоединен к входному электроду 3180 с инвертированием. Разности потенциала на входных электродах 3180, 3182 приводят к разностям проводимости транзисторов 3194. Эти разности проводимости транзисторов 3194 приводят к разным падениям потенциала через импедансы 3196, 3197, которые присоединяют стоки транзисторов 3194 к электроду 3190 снабжения высокого порядка. Выходные электроды 3184, 3186 выдают полученную в результате разность.

Как показано, истоки транзисторов 3194 соединены вместе и имеют общий путь к электроду 3192 снабжения низкого порядка. Импеданс между обоими выходными электродами 3184, 3186 и электродом 3192 снабжения низкого порядка, таким образом, почти идентичны за исключением относительно небольших различий импеданса транзисторов 3194. Дифференциальный усилитель 3055, таким образом, может действовать как симметрирующий трансформатор и преобразовывать несбалансированный вход на входах 3180, 3182 в сбалансированный выход на выходных электродах 3184, 3186.

Фиг. 31 является схематическим представлением матричного усилителя 3100 мощности. Как и матричный усилитель мощности 3000 (фиг. 30a), матричный усилитель 3100 мощности также включает в себя коллекцию активных ячеек 3005, сформированных несколькими транзисторами 105, и коллекцию линий 3010, которые переносят ток, собранный из основных электродов стока/коллектора этих транзисторов 105, к основным электродам истока/эмиттера транзисторов 105 в следующей активной ячейке 3005.

В матричном усилителе 3100 мощности компонент 125 управления матрицы принимает радиочастотный сигнал, выданный источником 50 сигнала, на несбалансированной линии 3105 распределения. Через последовательность трансформаторов 3110 несбалансированная линия 3105 распределения присоединяет радиочастотный сигнал во входные электроды дифференциальных усилителей, которые действуют как активные элементы 135 согласования импедансов для согласования импеданса линий 3050 распределения активной ячейки и транзисторов 105.

Фиг. 32 является схематическим представлением двухмерного матричного усилителя 3200 мощности. Двухмерный матричный усилитель 3200 мощности включает в себя двухмерную матрицу 3205 p-типа и двухмерную матрицу 3210 n-типа. Двухмерная матрица 3205 p-типа включает в себя коллекцию транзисторов 105 p-типа, которые действуют как активные элементы. Двухмерная матрица 3210 n-типа включает в себя коллекцию транзисторов 105 n-типа, которые действуют как активные элементы. Источник 145 DC, который выдает сигнал DC, который является отрицательным относительно земли, управляет электрическим током через двухмерную матрицу 3210 n-типа. Источник 145 DC, который выдает сигнал DC, который является положительным относительно земли, управляет электрическим током через двухмерную матрицу 3205 p-типа. Радиочастотный сигнал, который выдается радиочастотным источником 50, смещен по уровню посредством соответствующей схемы 3215, 3220 смещения уровня, которая включает в себя истоковые повторители и источники тока (например, сформированные из n-p-n и p-n-p биполярных транзисторов, соответственно) и резисторы смещения уровня DC между ними для присоединения к соответствующим матрицам 3205, 3210.

Двухмерный матричный усилитель 3200 мощности, таким образом, обеспечивает для нагрузки 70 радиочастотный вывод "без компонента DC", который упоминается как вывод с нулевым потенциалом.

Фиг. 33 является схематическим представлением двухмерного матричного усилителя 3200 мощности, который включает в себя пару двухмерных матриц 3205 p-типа и двухмерных матриц 3210 n-типа, собранных в конфигурацию "полного H-моста". Двухмерный матричный усилитель 3200 мощности обеспечивает симметричный радиочастотный выход, который требуется (например, для вывода на лехеровский антенный фидер).

Фиг. 34 является схематическим представлением матричного усилителя 3400 мощности. Матричный усилитель 3400 мощности включает в себя параллельно соединенное множество активных ячеек 3005, каждая из которых включает в себя четыре транзистора 105.

В отличие от матричных усилителей 3000, 3100 мощности (фиг. 30, 31), матричный усилитель 3400 мощности включает в себя схему 3405 смещения, которая соединена между активными ячейками 3005. Схема 3405 смещения смещает потенциал линии 3010 сбора одной активной ячейки 3005 через несбалансированную линию 3015 и линию из линии 3050 распределения активной ячейки, которая присоединена к основным электродам истока/эмиттера транзисторов 105 в смежной активной ячейке 3005. Другими словами, схема 3405 смещения смещает потенциал вывода из основных электродов 105 одной активной ячейки 3005 транзисторов, а также ввода основных электродов транзисторов 105 в смежной активной ячейке 3005.

В результате любой ток DC, проводимый между управляющими электродами и основными электродами истока/эмиттера транзисторов 105 не используется повторно. Это понижает выходное напряжение питания DC с коэффициентом N, равным количеству строк, но увеличивает общий требуемый ток питания DC с тем же коэффициентом N относительно других вариантов топологии, представленных в настоящем документе. Тем не менее, полный размах колебаний радиочастотного выходного напряжения и тока в матричном усилителе 3400 является по существу таким же, как в этих других модификациях.

Фиг. 35 является схематическим представлением матричного усилителя 3400 мощности. Матричный усилитель 3500 мощности, который включает в себя двухмерную матрицу двухмерной матрицы матричных усилителей мощности. Матричные усилители мощности в матричном усилителе мощности 3500 могут представлять собой любые из матричных усилителей 100, 200,... мощности, описанных в настоящем документе. В некоторых реализациях матричные усилители мощности в матричном усилителе 3500 мощности могут быть взаимосвязаны с использованием взаимных соединений линии передачи, которые имеют относительно большие поперечные сечения, с использованием технологий гибридной интеграции или сборки многокристальных модулей вместо монолитных сверхвысокочастотных интегральных схем. Кроме того, потери вследствие суммирования могут поддерживаться достаточно низкими для эффективного суммирования мощности. С такой матрицей матричных усилителей мощности общая выходная мощность может быть дополнительно увеличена при поддержании желаемого согласования импедансов.

Фиг. 36 является схематическим представлением двухтактного каскада 3600, который включает в себя пару матричных усилителей 3605, 3610. В проиллюстрированной реализации каждый из матричных усилителей 3605, 3610 включает в себя единственный стек транзисторов 105, которые соединены вместе компенсационной связью таким образом, что сигнал, выдаваемый на основном электроде одного транзистора 105, управляет управляющим электродом следующего транзистора 105. В других реализациях матричные усилители 3605, 3610 могут включать в себя несколько таких стеков и/или распределять сигнал управления с использованием любой из схем, описанных в настоящем документе.

Матричные усилители 3605, 3610 соединены вместе, чтобы сформировать двухтактный каскад 3600. В двухтактном каскаде 3600 электрический ток через матричный усилитель 3610 действует, чтобы "вытянуть" шину 120 сбора на положительный потенциал относительно земли, заданной источником 3615 DC. Электрический ток через матричный усилитель 3605 действует, чтобы "столкнуть" шину 120 сбора на отрицательный потенциал относительно земли, заданной источником 3612 DC.

Проиллюстрированная реализация двухтактного каскада 3600 также включает в себя транзистор 3620 компенсационной связи между усилителями, сопротивления 3652, 3654, емкость 3658 и индуктивность 3659. В частности, транзистор 3620 и эти компоненты вместе применяют компенсационную связь к сигналу, выдаваемому на шине 120 сбора, таким образом, что управляющий электрод (электроды) транзистора (транзисторов) 3625 в нижней строке матричного усилителя 3610 переключает этот транзистор (транзисторы) 3625 в проводящее состояние. Сигналы, выдаваемые на основном электроде транзистора (транзисторов) 3625, управляют управляющим электродом транзистора (транзисторов) в следующей строке, и сигнал управления распространяется через матрицу матричного усилителя 3610, пока электрический ток через матричный усилитель 3610 не подействует, чтобы "вытянуть" потенциал шины 120 сбора.

Шина 120 сбора присоединена для сбора сигналов, проходящих и через оба матричных усилителя 3605, 3610, и присоединяет их к нагрузке 70. В проиллюстрированной реализации цепь 3630 согласования выходного импеданса соединена между шиной 120 сбора и нагрузкой 70 для улучшения передачи электроэнергии. Поскольку нет сепаратора питания, расположенного между шиной 120 сбора и нагрузкой 70, можно избежать ограничений по току и частотных (особенно низкочастотных) ограничений сепараторов питания.

Кроме того, двухтактный каскад 3600 включает в себя низкочастотный управляющий контур, который регулирует потенциал DC на шине 120 сбора. В результате этой регулировки выход двухтактного каскада 3600 не имеет компонента DC, т.е., является симметричным по отношению к положительным и отрицательным напряжениям питания DC, подаваемым источниками 3612, 3615 DC. Контур управления включает в себя усилитель 3640 ошибки и использует матричный усилитель 3610 в качестве контроллера, чтобы регулировать выход двухтактного каскада 3600. Усилитель 3640 ошибки представляет собой низкочастотный или квази-DC дифференциальный усилитель, который присоединен для определения низкочастотных разностей между потенциалом на выходной шине 120 и землей, и выдает разность как сигнал ошибки на проводнике 3660. Частотная характеристика усилителя 3640 ошибки, включающая в себя верхнюю частоту среза, определяется коллекцией резистивных и емкостных элементов 3661, 3662, 3663, 3665, 3666. Сигнал ошибки присоединяется проводником 3660 к управляющему электроду (электродам) транзистора (транзисторов) 3625 в нижней строке матричного усилителя 3610. Транзистор (транзисторы) 3625 отвечает на сигнал ошибки, как истоковый повторитель, и выставляет потенциал DC на выходной шине 120 на ноль.

Проиллюстрированный двухтактный каскад 3600 может быть обозначен как ʺактивный истоковый повторительʺ. В частности, матричный усилитель 3605 может рассматриваться как ʺусилитель с общим истокомʺ с электродом истока, присоединенным к отрицательному потенциалу относительно земли, управляющим электродом, присоединенный к радиочастотному источнику 50, и стоком, присоединенным к выходной шине 120 сбора и к земле через коллекцию действительных импедансов 3650, 3652, 3654 и емкостей 3656, 3658. Кроме того, матричный усилитель 3610 можно рассматривать как ʺактивный возврат" для истокового повторителя матричного усилителя 3605. В частности, матричный усилитель 3610 активно возвращает выходную шину 120 сбора на более высокий потенциал посредством проведения тока из источника 3615 DC в ответ на сигнал управления, полученный через транзистор 3620 компенсационной связи между усилителями.

Фиг. 37 является схематическим представлением двухтактного каскада 3700, который включает в себя пару матричных усилителей 3705, 3710. В проиллюстрированной реализации каждый из матричных усилителей 3705, 3710 включает в себя единственную стек транзисторов 105, которыми управляет соответствующая цепь активных симметрирующих трансформаторов или дифференциальных усилителей 3715 и 3720 или 3725 и 3730. Каждый дифференциальный усилитель 3715, 3720, 3725, 3730 включает в себя пару транзисторов и усиливает разность между потенциалами на их соответствующих управляющих электродах для управления транзистором 105 из активной ячейки матричного усилителя.

Например, в матричном усилителе 3705 самый нижний дифференциальный усилитель 3715 усиливает часть сигнала от источника 50 сигнала, который присоединен не только к управляющим электродам транзисторов в самом нижнем дифференциальном усилителе 3715, но также и к управляющему электроду транзистора 105 в нижней строке матричного усилителя 3705. Верхний основной электрод (например, сток/коллектор) одного из транзисторов в самом нижнем дифференциальном усилителе 3715 (левый транзистор в проиллюстрированном представлении) присоединен не только к управляющему электроду одного из транзисторов в следующем дифференциальном усилителе 3720 (правый транзистор в проиллюстрированном представлении), но также и к управляющему электроду транзистора 105 в следующей строке или активных элементах. Управляющий электрод другого транзистора в этом же дифференциальном усилителе 3720 присоединен к верхнему основному электроду (например, стоку/коллектору) транзистора 105 в нижней строке. Разности потенциалов смещения, приложенных к управляющим электродам транзисторов, формирующих каждый дифференциальный усилитель 3720, аналогичным образом распространяются к следующему дифференциальному усилителю 3720, и осуществляется совместное согласованное управление проводимостью транзисторов 105 в матричном усилителе 3705.

Обратите внимание на то, что управляющие электроды транзисторов в дифференциальном усилителе 3720 всегда присоединены к одному и тому же из основного электрода и управляющего электрода ассоциированного транзистора 105. Другими словами, вход с инвертированием каждого дифференциального усилителя 3720 всегда присоединен к одному из основного электрода и управляющего электрода ассоциированного транзистора 105, и вход без инвертирования каждого дифференциального усилителя 3720 всегда присоединен к другому из них.

В матричном усилителе 3710 самый нижний дифференциальный усилитель 3725 фактически усиливает сигнал от источника 50 сигнала с противоположной полярностью таким образом, что проводимость тока через матричный усилитель 3710 увеличивается и уменьшается в противофазе с увеличениями и уменьшениями проводимости тока через матричный усилитель 3705. Это достигается посредством реверсивного переключения между входами с инвертированием и без инвертирования дифференциальных усилителей 3725, 3730 и основного и управляющего электрода ассоциированных транзисторов 105. В результате разности потенциалов смещения, приложенных к управляющим электродам транзисторов, формирующих матричный усилитель 3710, находятся в противофазе с разностями в матричном усилителе 3705.

Матричные усилители 3705, 3710, таким образом, соединены вместе, чтобы сформировать двухтактный каскад 3700. В двухтактном каскаде 3600 электрический ток через матричный усилитель 3710 действует, чтобы "вытянуть" шину 120 сбора на положительный потенциал относительно земли, заданной источником 3615 DC. Электрический ток через матричный усилитель 3705 действует, чтобы "столкнуть" шину 120 сбора на отрицательный потенциал относительно земли.

Проиллюстрированный двухтактный каскад 3700 также может быть обозначен как "усилитель с общим истоком". В других реализациях каждый из матричных усилителей 3705, 3710 может включать в себя несколько стеков транзисторов 105.

Кроме того, двухтактный каскад 3700 включает в себя низкочастотные контуры управления, каждый из которых регулирует потенциал DC на соответствующей шине 120 сбора. В результате этой регулировки выход двухтактного каскада 3700 не имеет компонента DC, т.е., является симметричным по отношению к положительным и отрицательным напряжениям питания DC, подаваемым источниками 3612, 3615 DC. Контур управления включает в себя усилитель 3640 ошибки и использует матричный усилитель 3710 в качестве контроллера, чтобы регулировать выход двухтактного каскада 3700. Усилитель 3640 ошибки представляет собой низкочастотный или квази-DC дифференциальный усилитель, который присоединен для определения низкочастотных разностей между потенциалом на выходной шине 120 и землей. Этот сигнал ошибки присоединен проводником 3660 к самому нижнему дифференциальному усилителю 3725. Самый нижний дифференциальный усилитель 3725 и ассоциированный транзистор 105 выставляют потенциал DC на выходной шине 120 на ноль.

Фиг. 38 является схематическим представлением двухмерного матричного усилителя 3800 мощности, который включает в себя пару двухтактных каскадов 3802, 3804 соединенных в конфигурации "H-моста", чтобы обеспечить симметричный радиочастотный вывод (например, для вывода на лехеровский антенный фидер).

В частности, двухтактный каскад 3802 включает в себя пару матричных усилителей 3805, 3810. Двухтактный каскад 3804 включает в себя пару матричных усилителей 3815, 3820. В проиллюстрированной реализации каждый из матричных усилителей 3805, 3810, 3815, 3820 включает в себя единственный стек транзисторов 105, которые осуществляют компенсационную связь вместе таким образом, что сигнал, выданный на основном электроде одного транзистора 105, управляет управляющим электродом последующего транзистора 105. В других реализациях матричные усилители 3805, 3810, 3815, 3820 могут включать в себя несколько таких стеков и/или распределять сигнал управления с использованием любой из схем, описанных в настоящем документе.

Каждый двухтактный каскад 3802, 3804 также включает в себя транзистор 3620 компенсационной связи между усилителями и одно или более ассоциированных сопротивлений, емкостей и/или индуктивностей. Каждый транзистор 3620 и ассоциированные компоненты вместе применяют компенсационную связь к сигналу, выданному на соответствующей шине 120 сбора, таким образом, что управляющий электрод (электроды) транзистора (транзисторов) в нижней строке соответствующих матричных усилителей 3810, 3820 переключают этот транзистор (транзисторы) в проводящее состояние. К сигналу, выданному на основном электроде транзистора (транзисторов), в свою очередь применяется компенсационная связь соответствующими матричными усилителями 3810, 3820.

Сигналы уменьшения (push), проходящие через матричный усилитель 3805, и сигналы увеличения (pull), проходящие через матричный усилитель 3810, собираются шиной 120 сбора и направляются к первому электроду 3870 нагрузки 70. Кроме того, сигналы уменьшения, проходящие через матричный усилитель 3815, и сигналы увеличения, проходящие через матричный усилитель 3820, собираются шиной 120 сбора и направляются ко второму электроду 3875 нагрузки 70. Эти сигналы имеют разность фаз 180 градусов, и, таким образом, нагрузкой 70 управляет симметричный радиочастотный выход.

Кроме того, матричный усилитель 3800 мощности включает в себя пару низкочастотных контуров управления, каждый из которых регулирует потенциал DC на соответствующей шине 120 сбора. В результате этой регулировки выход двухтактных каскадов 3802 и 3804 не имеет компонента DC, т.е., является симметричным по отношению к положительным и отрицательным напряжениям питания DC, подаваемым источниками 3612, 3615 DC. Каждый контур управления включает в себя усилитель 3640 ошибки и использует соответствующий матричный усилитель 3810, 3820 в качестве контроллера, чтобы регулировать выход матричного усилителя 3800 мощности. Усилители 3640 ошибки представляют собой низкочастотные или квази-DC дифференциальные усилители, каждый из которых присоединен для определения низкочастотных разностей между потенциалом на соответствующей выходной шине 120 и землей. Этот сигнал ошибки присоединен соответствующим проводником 3660 (обозначен "A" для двухтактного каскада 3802 и "B" для двухтактного каскада 3804) к управляющему электроду (электродам) самого нижнего транзистора (транзисторов) 105 в соответствующих матричных усилителях 3810, 3820. Этот самый нижний транзистор (транзисторы) 105 выставляет потенциал DC на соответствующей выходной шине 120 на ноль.

Фиг. 39 является схематическим представлением двухтактного каскада 3900, который включает в себя пару матричных усилителей 3905, 3910. В проиллюстрированной реализации каждый из матричных усилителей 3905, 3910 включает в себя четыре стека 110 транзисторов. Транзисторами в каждой строке и в матричных усилителях 3905, 3910 управляет линия 130 распределения и соответствующий элемент 135 согласования импедансов. В проиллюстрированной реализации элементы 135 согласования импедансов показаны как усилители активного компонента управления.

Как показано, входная полярность усилителей активного компонента управления в элементах 135 согласования матричного усилителя 3905 противоположна входной полярности усилителей активного компонента управления в элементах 135 согласования матричного усилителя 3910. В результате активные ячейки в матричном усилителе 3905 управляются в противофазе с активными ячейками в двухмерной матрице 3910.

Было описано несколько реализаций. Тем не менее, следует понимать, что могут быть сделаны различные модификации. Например, топология компонента управления с параллельной компенсационной связью, используемая в столбцах матричного усилителя (например, на фиг. 4, 5 и в двухтактных матричных усилителях на фиг. 36, 38), может использоваться вместе с каскадом активного компонента управления столбца. В таких случаях разделитель напряжения компонента управления с параллельной компенсационной связью соединен с транзистором в активном компоненте управления, а не с транзисторами 105 в активных ячейках.

В соответствии с этим другие реализации находятся в рамках объема следующей формулы изобретения.

Изобретение относится к усилителям мощности. Технический результат заключается в повышении надежности. Усилитель мощности включает в себя двухмерную матрицу размером N × M активных ячеек, сформированную посредством последовательного складывания в стек основных электродов нескольких активных ячеек. Стеки соединены параллельно, чтобы сформировать двухмерную матрицу. Усилитель мощности включает в себя управляющую структуру для координации управления активными ячейками таким образом, что эффективная выходная мощность двухмерной матрицы составляет приблизительно N × M выходных мощностей каждой из активных ячеек. 4 н. и 54 з.п. ф-лы, 40 ил.

1. Усилитель мощности, содержащий:

вход усилителя и выход усилителя;

множество M × N активных ячеек, где N и M оба ≥ 2, и активные ячейки соединены как матрица размером M × N; и

по меньшей мере одну управляющую структуру для управления активными ячейками;

причем применяется одно из a), b) или c), причем:

когда применяется a), каждый из столбцов матрицы включает в себя N активных ячеек, соединенных последовательно и управляемых как стек, причем стеки соединены параллельно,

когда применяется b), каждая из строк матрицы включает в себя M активных ячеек, соединенных таким образом, чтобы быть управляемыми параллельно, причем по меньшей мере две строки матрицы соединены последовательно, и

когда применяется c), каждый из столбцов матрицы включает в себя N активных ячеек, соединенных последовательно и управляемых как стек, причем стеки соединены параллельно, и каждая из строк матрицы включает в себя M активных ячеек, соединенных таким образом, чтобы быть управляемыми параллельно, причем по меньшей мере две строки матрицы соединены последовательно;

причем управляющий электрод каждой активной ячейки присоединен ко входу усилителя через путь прохождения сигнала, который включает в себя управляющую входную структуру, причем все активные ячейки выполнены с возможностью управления электрическим сигналом, подаваемым на вход усилителя.

2. Усилитель мощности по п. 1, в котором управляющая структура содержит множество активных управляющих элементов, и путь прохождения сигнала, который присоединяет управляющий электрод каждой активной ячейки к входу усилителя, включает в себя управляющие элементы.

3. Усилитель мощности по любому предыдущему пункту, в котором путь прохождения сигнала, который присоединяет управляющий электрод по меньшей мере некоторых из активных ячеек к входу усилителя, включает в себя другие из активных ячеек.

4. Усилитель мощности по любому предыдущему пункту, в котором управляющий электрод каждой активной ячейки присоединен к входу усилителя, чтобы принимать по существу равную входную мощность.

5. Усилитель мощности по любому предыдущему пункту, в котором выходы активных ячеек присоединены таким образом, что

выходные напряжения активных ячеек вдоль столбца складываются, и

выходные токи столбцов складываются на выходе усилителя.

6. Усилитель мощности по любому из пп. 1-4, в котором выходы активных ячеек присоединены таким образом, что

выходные токи активных ячеек вдоль строки складываются, и

выходные напряжения строк складываются на выходе усилителя.

7. Усилитель мощности по любому предыдущему пункту, в котором

входные сигналы в управляющие электроды транзисторов в активных ячейках в самой нижней строке активных ячеек являются несбалансированными, и

входные сигналы в управляющие электроды транзисторов в активных ячейках в верхних строках активных ячеек являются сбалансированными.

8. Усилитель мощности по п. 7, причем усилитель мощности включает в себя активный симметрирующий трансформатор, присоединенный для преобразования несбалансированных сигналов в сбалансированные входные сигналы для активных ячеек в верхних строках.

9. Усилитель мощности по п. 6 или 7, в котором сбалансированные входные сигналы активных ячеек в верхних строках имеют такие ток и напряжение, что выходные токи и напряжения активных ячеек в верхних строках совпадают с выходными токами и напряжениями активных ячеек в самой нижней строке.

10. Усилитель мощности по любому предыдущему пункту, в котором разность между выходным током первой из активных ячеек и выходным током второй, непосредственно следующей активной ячейки в том же самом столбце, составляет менее 10% выходного тока первой из активных ячеек.

11. Усилитель мощности по любому предыдущему пункту, в котором разность между выходным током самой нижней из активных ячеек в столбце и выходным током самой верхней активной ячейки в столбце составляет менее 10% выходного тока самой нижней из активных ячеек.

12. Усилитель мощности по любому предыдущему пункту, в котором:

выходная мощность каждой из активных ячеек по существу равная; и

выходная мощность усилителя мощности по существу равна N × M выходных мощностей каждой из активных ячеек.

13. Усилитель мощности по любому предыдущему пункту, в котором по меньшей мере одна управляющая структура содержит схему соединения с компенсационной связью для распределения сигнала управления с основного электрода одной активной ячейки на управляющий электрод другой активной ячейки, причем схема соединения с компенсационной связью содержит делитель напряжения или делитель тока, чтобы подавать часть выходного напряжения или тока первой активной ячейки на управляющий электрод второй активной ячейки.

14. Усилитель мощности по п. 13, в котором схема соединения с компенсационной связью распределяет сигнал управления с основного электрода первой активной ячейки в столбце на управляющий электрод второй активной ячейки в том же столбце.

15. Усилитель мощности по любому из пп. 1-12, в котором по меньшей мере одна управляющая структура содержит активный дифференциальный управляющий усилитель.

16. Усилитель мощности по любому из пп. 1-12, в котором по меньшей мере одна управляющая структура содержит один или более пассивных симметрирующих трансформаторов.

17. Усилитель мощности по любому предыдущему пункту, причем усилитель мощности содержит:

a) цепь согласования входного импеданса,

b) цепь согласования выходного импеданса, или

c) и цепь согласования входного импеданса и цепь согласования выходного импеданса.

18. Усилитель мощности по любому предыдущему пункту, в котором по меньшей мере некоторые активные ячейки содержат:

a) цепь согласования входного импеданса,

b) цепь согласования выходного импеданса, или

c) и цепь согласования входного импеданса и цепь согласования выходного импеданса.

19. Усилитель мощности по п. 18, в котором все активные ячейки содержат цепь согласования входного импеданса.

20. Усилитель мощности по п. 18 или 19, в котором все активные ячейки содержат цепь согласования выходного импеданса.

21. Усилитель мощности по любому предыдущему пункту, дополнительно содержащий один или более элементов распределения для распределения сигнала с входа усилителя на управляющие электроды M самых нижних транзисторов с практически одинаковой задержкой.

22. Усилитель мощности по любому предыдущему пункту, дополнительно содержащий один или более элементов распределения для распределения сигналов управления на управляющие электроды активных ячеек в каждой строке, в каждом столбце или и в каждой строке и в каждом столбце с практически одинаковыми задержками.

23. Усилитель мощности по любому предыдущему пункту, дополнительно содержащий один или более элементов сбора для сбора выходных сигналов активных ячеек в каждой строке, в каждом столбце или и в каждой строке и в каждом столбце, выходные сигналы находятся в фазе.

24. Усилитель мощности по любому из пп. 1-21, дополнительно содержащий:

элементы распределения для распределения сигналов управления на управляющие электроды активных ячеек в каждой строке, в каждом столбце или и в каждой строке и в каждом столбце с разными задержками; и

один или более элементов сбора для сбора выходных сигналов активных ячеек в каждой строке, в каждом столбце или и в каждой строке и в каждом столбце, выходные сигналы находятся не в фазе, причем элементы сбора включают в себя задержки для компенсации задержек элементов распределения таким образом, чтобы мощность, обеспеченная на выход усилителя от активных ячеек, находилась в фазе.

25. Усилитель мощности по любому предыдущему пункту, причем усилитель мощности реализован в интегральной схеме, например, в монолитной сверхвысокочастотной интегральной схеме, в гибридной сверхвысокочастотной интегральной схеме или в многокристальном модуле.

26. Усилитель мощности по любому предыдущему пункту, в котором каждая активная ячейка содержит, например, управляемый зарядом полупроводниковый четырехполюсный транзистор, причем каждая активная ячейка содержит полевой транзистор или биполярный транзистор.

27. Усилитель мощности по любому предыдущему пункту, в котором каждая активная ячейка содержит транзистор на основе полупроводника типа III-V, например, транзистор на основе AlGaN/GaN или транзистор на основе GaAs.

28. Усилитель мощности по любому предыдущему пункту, в котором каждая активная ячейка содержит транзистор на основе кремния, например, гетероструктурный транзистор SiGe.

29. Усилитель мощности по любому предыдущему пункту, в котором множество активных ячеек является частью двухтактного каскада.

30. Усилитель мощности по п. 29, в котором:

двухтактный каскад представляет собой двухтактный каскад на комплементарных или квазикомплементарных транзисторах, который содержит второе множество активных ячеек.

31. Усилитель мощности по любому из пп. 29, 30, дополнительно содержащий:

соединение между выходом усилителя и основным электродом первого транзистора в активной ячейке в одной из множества активных ячеек; и

соединение между выходом усилителя и управляющим электродом первого транзистора,

эти соединения предназначены вместе для помещения первого транзистора в проводящее состояние в противофазе с сигналом на входе усилителя и тем самым обеспечения работы второго множества активных ячеек в противофазе относительно первого множества активных ячеек.

32. Усилитель мощности по п. 31, в котором соединение между выходом усилителя и управляющим электродом первого транзистора включает в себя проводящий путь между основным электродом транзистора в управляющем элементе и выходом усилителя и проводящий путь между управляющим электродом транзистора в управляющем элементе и управляющим электродом первого транзистора.

33. Усилитель мощности по любому из пп. 31, 32, в котором соединение между выходом усилителя и управляющим электродом первого транзистора состоит из пассивных компонентов.

34. Усилитель мощности по любому предыдущему пункту, в котором каждая активная ячейка включает в себя множество транзисторов, которые соединены параллельно.

35. Усилитель мощности по любому предыдущему пункту, в котором каждая активная ячейка включает в себя матрицу транзисторов.

36. Усилитель мощности по п. 35, дополнительно содержащий:

первые соединения между транзисторами, формирующие матрицу транзисторов каждой активной ячейки, и

вторые соединения между самими активными ячейками,

причем первые соединения интегрированы в полупроводниковом устройстве на уровне, отличающемся от вторых соединений.

37. Усилитель мощности по любому из пп. 1-28 и 34-36, дополнительно содержащий сепаратор питания, который имеет высокочастотный порт, присоединенный к нагрузке на выходе усилителя, комбинированный порт присоединен к стекам двухмерной матрицы, и низкочастотный порт, присоединенный к источнику DC.

38. Радиолокационное коммуникационное устройство, содержащее:

антенный блок, имеющий входной импеданс; и

усилитель мощности по любому предыдущему пункту, в котором N и M сконфигурированы таким образом, что оптимальный импеданс нагрузки усилителя мощности по существу совпадает с входным импедансом антенного блока.

39. Устройство по п. 38, в котором коэффициент отражения -12 дБ или меньше достигается по ширине полосы, ограниченной антенным блоком.

40. Усилитель мощности, содержащий:

двухмерную матрицу размером N × M активных ячеек, сформированную посредством последовательной укладки в стек нескольких активных ячеек, причем стеки активных ячеек соединены параллельно, чтобы сформировать двухмерную матрицу активных ячеек, причем усилитель мощности дополнительно содержит активную или пассивную входную управляющую структуру для координации управления активными ячейками посредством индивидуальной и синхронной подачи на соответствующий управляющий электрод каждой из активных ячеек отдельного, но идентичного сигнала управления таким образом, что эффективная выходная мощность двухмерной матрицы составляет приблизительно N × M выходных мощностей каждой из активных ячеек.

41. Усилитель мощности по п. 40, дополнительно содержащий сепаратор питания, который имеет высокочастотный порт, присоединенный к нагрузке, управляемый двухмерной матрицей, комбинированный порт, присоединенный к стекам двухмерной матрицы, и низкочастотный порт, присоединенный к источнику DC.

42. Усилитель мощности по п. 40, дополнительно содержащий вторую двухмерную матрицу активных ячеек, сформированную посредством последовательной укладки в стек основных электродов нескольких активных ячеек, причем стеки соединены параллельно, чтобы сформировать вторую двухмерную матрицу, причем двухмерная матрица и вторая двухмерная матрица соединены, чтобы сформировать каскад на комплементарных или квазикомплементарных транзисторах.

43. Усилитель мощности по п. 42, причем усилитель мощности дополнительно содержит вторую управляющую структуру для координации управления активными ячейками второй двухмерной матрицы в противофазе с управлением активными ячейками в двухмерной матрице.

44. Усилитель мощности по п. 43, дополнительно содержащий контур управления, включающий в себя усилитель ошибки для выдачи сигнала ошибки, представляющего разность между желаемым выходным напряжением DC и фактическим выходным напряжением.

45. Усилитель мощности по любому из пп. 43, 44, в котором вторая управляющая структура присоединена для регулировки фактического выходного напряжения DC в ответ на сигнал ошибки.

46. Усилитель мощности по любому из пп. 42-45, в котором:

двухмерная матрица и вторая двухмерная матрица соединены, чтобы сформировать каскад на комплементарных транзисторах; и

усилитель мощности дополнительно содержит вторую управляющую структуру для координации управления активными ячейками второй двухмерной матрицы в фазе с управлением активными ячейками в двухмерной матрице.

47. Усилитель мощности по любому из пп. 40-46, в котором управляющая структура содержит схему соединения с компенсационной связью для распределения сигнала управления с основного электрода одной активной ячейки на управляющий электрод другой активной ячейки в том же стеке.

48. Усилитель мощности по любому из пп. 40-46, в котором управляющая структура содержит множество пассивных компонентов управления матрицы симметрирующего трансформатора для преобразования несбалансированных сигналов в сбалансированные.

49. Усилитель мощности по любому из пп. 40-46, в котором управляющая структура содержит компонент управления строками для распределения сигнала управления на управляющие электроды множества активных ячеек во множестве стеков.

50. Усилитель мощности по п. 49, в котором компонент управления строками содержит множество линий распределения для присоединения частей сигнала управления к управляющим электродам множества активных ячеек с подходящими задержками для координации проводимости тока посредством активных ячеек.

51. Усилитель мощности по любому из пп. 40-50, в котором каждая из активных ячеек содержит множество транзисторов, соединенных параллельно.

52. Усилитель мощности по любому из пп. 40-51, в котором каждая из активных ячеек содержит двухмерную матрицу транзисторов.

53. Усилитель мощности по любому из пп. 40-52, дополнительно содержащий:

первые соединения между транзисторами, формирующие двухмерную матрицу каждой активной ячейки, и

вторые соединения между самими активными ячейками,

причем первые соединения интегрированы в полупроводниковом устройстве на уровне, отличающемся от вторых соединений.

54. Усилитель мощности по любому из пп. 40-53, в котором N не равно M.

55. Усилитель мощности по любому из пп. 40-54, в котором по меньшей мере некоторые активные ячейки содержат цепь согласования входного импеданса.

56. Усилитель мощности по любому из пп. 40-55, в котором по меньшей мере некоторые активные ячейки содержат цепь согласования выходного импеданса.

57. Радиолокационное коммуникационное устройство, содержащее:

антенный блок, имеющий входной импеданс; и

усилитель мощности по любому из пп. 40-56, в котором N и M сконфигурированы таким образом, что оптимальный импеданс нагрузки усилителя мощности по существу совпадает с входным импедаоднсом антенного блока.

58. Устройство по п. 57, в котором коэффициент отражения -12 дБ или меньше достигается по ширине полосы, ограниченной антенным блоком.