УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ МИНИМАЛЬНЫХ ДВОИЧНЫХ ЧИСЕЛ Российский патент 2021 года по МПК G06F17/00 

Изобретение относится к вычислительной технике и может быть использовано в устройствах обработки информации при анализе двоичных чисел.

Известно устройство, позволяющее из совокупности аналоговых сигналов выбирать наименьший [Никулин Ю.Я., Огреб С.М., Соколов С.В., Смирнов Ю.А. Селектор минимального сигнала / А.с. №1223259, СССР, 1986 г.] и содержащее дифференциальные оптроны, преобразователь входного напряжения в ток, операционный усилитель, оптические волокна, источник постоянного напряжения, резистор. Недостатком данного устройства является возможность селекции только аналоговых сигналов.

Известно также устройство, позволяющее определять оптический сигнал с максимальной амплитудой в последовательности оптических импульсов [Соколов С.В., Танеев М.Р. Оптическое устройство для определения максимального сигнала / Патент №2118844, Россия, 1998 г.] и содержащее источник когерентного излучения, входной оптический разветвитель с тремя оптическими разветвлениями, три оптических модулятора, три фотоприемника, оптический Y-разветвитель и фазовый модулятор. Недостатком данного устройства является возможность селекции только оптических импульсов по амплитуде и невозможность определения минимального сигнала.

Наиболее близким по техническому исполнению к предложенному устройству является устройство, содержащее три RS-триггера, управляемый генератор импульсов, одновибратор, регистр сдвига, четыре элемента ИЛИ, элемент И, шесть инверторов [Г.П. Абугов, В.А. Прохоров, A.M. Рахман. Селектор информационного сигнала / Патент №1737738, СССР, 1989 г.]. Недостатком данного устройства является невозможность определения минимального двоичного числа из совокупности N двоичных чисел.

Заявленное устройство направлено на решение задачи формирования минимального двоичного числа из совокупности N двоичных чисел с высоким быстродействием.

Поставленная задача возникает в системах управления техническими системами, задачах оптимизации, многомерного анализа и др.

Технический результат достигается тем, что в устройство введены N входных ячеек, каждая из которых состоит из элемента И, RS-триггера и сумматора по модулю два, N -входной элемент И, общий вход сброса устройства, i-м входом устройства является вход i-й входной ячейки, i=i,2,…,N, объединенный с первым входом i-го элемента И, второй вход которого соединен с нулевым выходом i-го RS-триггера, R-вход которого соединен с общим входом сброса, а S-вход соединен с выходом i-го сумматора по модулю два, первый вход которого соединен с объединенным выходом i-го элемента И и единичным выходом i-го RS-триггера, а второй вход соединен с выходом N -входного элемента И, i-й вход которого соединен с объединенным выходом i-го элемента И и единичным выходом i-го RS-триггера, а выход является выходом устройства.

На фиг. 1 приведена функциональная схема устройства для формирования минимальных двоичных чисел.

Устройство для формирования минимальных двоичных чисел содержит N входных ячеек 1_i, i=1,2,…,N, каждая из которых состоит из элемента И 2_i, RS-триггера 3_i и сумматора по модулю два 4_i, N -входной элемент И 5, общий вход сброса устройства 6.

N входами устройства являются входы N входных ячеек 1_i, i=1,2,…,N, объединенные с первыми входами элементов И 2_i. Вторые входы элементов И 2, соединены с нулевым выходом RS-триггера 3_i, R-вход которого соединен с общим входом сброса, а S-вход соединен с выходом сумматора по модулю два 4_i, первый вход которого соединен с объединенным выходом элемента И 2_i и единичным выходом RS-триггера 3_i, а второй вход соединен с выходом N -входного элемента И 5. i-й вход N -входного элемента И 5 соединен с объединенным выходом элемента И 2_i и единичным выходом RS-триггера 3_i, а выход является выходом устройства.

Устройство работает следующим образом.

В основу его работы положено выделение минимального двоичного числа (ДЧ) из совокупности N ДЧ, поступающих на N входов устройства в последовательном коде, путем последовательного выделения на выходе устройства минимального значения среди текущих двоичных разрядов, поступивших на входы устройства.

Все N ДЧ синхронно поступают, начиная со старших разрядов, на входы соответствующих входных ячеек (ВЯ) 1_i, i=1,2,…,N, являющиеся входами устройства, в виде двоичных последовательностей (кодов). Код i-го ДЧ поступает на первый вход элемента И 2_i, входящего в ВЯ 1_i. Перед началом работы устройства все RS-триггеры 3₁,3₂,…,3_N сигналом «Сброс», поступающим на их R-входы с общего входа сброса устройства 6, устанавливаются в нулевое состояние: на вторые входы элементов И 2_i. поступают единичные сигналы, обеспечивающие прохождение сигналов двоичных последовательностей с i-го входа устройства. Старшие разряды всех двоичных последовательностей, пройдя через соответствующие элементы И 2_i., поступают на первые входы сумматоров по модулю два 4_i и i-й вход N -входного элемента И 5.

Если все текущие разряды всех N ДЧ равны «1», то выходной сигнал N -входного элемента И 5 равен «1», если хотя бы один из текущих разрядов всех N ДЧ равен «0», то выходной сигнал равен «0». Выходной сигнал N -входного элемента И 5 поступает далее на выход устройства, формируя очередной разряд минимального ДЧ, и на вторые входы сумматоров по модулю два 4_i. На выходе сумматора по модулю два 4_i сигнал, равный «1», формируется только в том случае, когда у одного (или нескольких) из всех N ДЧ текущий разряд равен «0» (т.е. с выхода устройства на второй вход сумматора по модулю два 4_i поступает сигнал, равный «0»), а у i-го ДЧ текущий разряд, поступающий на первый вход сумматора по модулю два 4_i, равен «1» - т.е. когда i-е ДЧ не является минимальным. В этом случае на S-вход RS-триггера 3_i поступает сигнал, равный «1», который переводит его в единичное состояние: на нулевом выходе RS-триггера 3_i формируется сигнал, равный «0», который блокирует поступление i-го ДЧ через элемент И 2_i., а на единичном выходе RS-триггера 3_i формируется сигнал, равный «1», неизменный до окончания цикла работы устройства, который поступает на первый вход сумматора по модулю два 4_i и i-й вход N -входного элемента И 5. Т.к. в дальнейшем единичные или нулевые сигналы, поступающие на S-вход RS-триггера 3_i, не могут изменить его состояния, то на все оставшееся после срабатывания RS-триггера 3, время анализа двоичных чисел i-е ДЧ из анализа исключается. Постоянное формирование сигнала, равного «1», на i-м входе N -входного элемента И 5 позволяет избежать ошибок формирования разрядов минимального двоичного числа на выходе устройства после исключения соответствующего i-го ДЧ из анализа. В результате значение текущего разряда ДЧ, формируемое на выходе устройства, равно минимальному из значений всех текущих разрядов анализируемых ДЧ, что приводит, в конечном счете, к формированию на выходе устройства последовательного кода минимального ДЧ.

Изобретение относится к вычислительной технике и может быть использовано в устройствах обработки информации при анализе двоичных чисел. Устройство для формирования минимальных двоичных чисел содержит RS-триггер, элемент И. При этом в устройство введены N входных ячеек, каждая из которых состоит из элемента И, RS-триггера и сумматора по модулю два, N-входной элемент И, общий вход сброса устройства, i-м входом устройства является вход i-й входной ячейки, i=1, 2,…, N, объединенный с первым входом i-го элемента И, второй вход которого соединен с нулевым выходом i-го RS-триггера. При этом R-вход RS-триггера соединен с общим входом сброса, а S-вход соединен с выходом i-го сумматора по модулю два, первый вход которого соединен с объединенным выходом i-го элемента И и единичным выходом i-го RS-триггера, а второй вход соединен с выходом N-входного элемента И, i-й вход которого соединен с объединенным выходом i-го элемента И и единичным выходом i-го RS-триггера, а выход является выходом устройства. Технический результат – обеспечение возможности формирования минимального двоичного числа из совокупности N двоичных чисел с высоким быстродействием. 1 ил.

Устройство для формирования минимальных двоичных чисел, содержащее RS-триггер, элемент И, отличающееся тем, что в него введены N входных ячеек, каждая из которых состоит из элемента И, RS-триггера и сумматора по модулю два, N-входной элемент И, общий вход сброса устройства, i-м входом устройства является вход i-й входной ячейки, i=1, 2,…, N, объединенный с первым входом i-го элемента И, второй вход которого соединен с нулевым выходом i-го RS-триггера, R-вход которого соединен с общим входом сброса, а S-вход соединен с выходом i-го сумматора по модулю два, первый вход которого соединен с объединенным выходом i-го элемента И и единичным выходом i-го RS-триггера, а второй вход соединен с выходом N-входного элемента И, i-й вход которого соединен с объединенным выходом i-го элемента И и единичным выходом i-го RS-триггера, а выход является выходом устройства.