Адаптивный мажоритарный блок элементов "n и более из (2n-1)" Российский патент 2024 года по МПК G06F7/57 H03K19/23 

Изобретение относится к автоматике и вычислительной техники и может быть использовано для непрерывного контроля работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий и с учетом повышенных требований к их надежности.

Техническим результатом является повышение живучести и отказоустойчивости вычислительной системы.

В основу предлагаемого устройства положено многократное резервирование каналов обработки информации в вычислительной системе и последующего адаптивного мажоритирования выходных данных всех каналов обработки данных. Управление аппаратной избыточностью осуществляется в зависимости от состояния вычислительной системы аппаратно.

Наиболее близким по технической сущности является мажоритарный блок элементов, например, [1]. Согласно известных устройств мажоритирования в вычислительной системе формируют отказоустойчивую вычислительную систему, содержащую группу центральных процессоров, выходная информация с выходов которых мажоритируется одним из способов: 2 из 3, 3 и более из 5, 4 и более из 7 или 5 и более из 9 и т. д. Выбор варианта мажоритирования и переход с одного варианта на другой вариант в системе осуществляется программно.

Недостатком известного устройства мажоритирования [1] является необходимость во временной избыточности на анализ и поиск неисправного канала, а также на программный переход на нижний уровень мажоритирования.

Согласно предлагаемому блоку адаптивное мажоритирование в вычислительной системе выполняют путем принудительной засылки нуля на выход первого (не четного номера) отказавшего канала вычислительной системы и принудительной засылки единицы на выход второго (четного номера) отказавшего канала вычислительной системы, тем самым аппаратно снижается лишь только уровень мажоритирования в вычислительной системе, при этом надежная работоспособность вычислительной системы сохраняется до двух исправных каналов в вычислительной системе.

Целью заявляемого блока является повышение надежности, живучести и отказоустойчивости вычислительной системы.

Указанная цель достигается тем, что в адаптивный мажоритарный блок, содержащий группу первых элементов ИЛИ (1₁, … 1_n), группу элементов сложения по mod 2 (2₁, … 2_n), группу первых триггеров (3₁, … 3 _n), группу первых элементов И (5₁, … 5 _n), первый элемент ИЛИ (8), счетчик (10), блок (11) мажоритарных элементов «n и более из (2n-1)», (в качестве примера «3 из 5»), второй элемент И (13), второй элемент ИЛИ (14), третий элемент И (15), третий элемент ИЛИ (16), четвертый элемент ИЛИ (17), четвертый элемент И (18), пятый элемент И (19), пятый элемент ИЛИ (20), шестой элемент ИЛИ (21), шестой элемент И (12), входы (24₁, … 24 _n) блока подсоединены к одноименным первым входам первых элементов ИЛИ (1₁, … 1_n), выход первого элемента ИЛИ (1₁) подсоединен к первому входу третьего элемента И (15) и к первому входу третьего элемента ИЛИ (16), выход второго элемента ИЛИ (1₂) подсоединен к второму входу третьего элемента И (15) и к второму входу третьего элемента ИЛИ (16), выход третьего элемента ИЛИ (1₃) подсоединен к первому входу второго элемента И (13) и к первому входу второго элемента ИЛИ (14), выход четвертого элемента ИЛИ (1₄) подсоединен к второму входу второго элемента И (13) и к второму входу второго элемента ИЛИ (14), выход пятого элемента ИЛИ (1₅) подсоединен к первому входу шестого элемента ИЛИ (21), выход второго элемента И (13) подсоединен к первому входу четвертого элемента ИЛИ (17), выход второго элемента ИЛИ (14) подсоединен к первому входу четвертого элемента И (18), выход третьего элемента И (15) подсоединен к второму входу четвертого элемента ИЛИ (17), выход третьего элемента ИЛИ (16) подсоединен к второму входу четвертого элемента И (18), выход которого подсоединен к первому входу пятого элемента И (19) и к первому входу пятого элемента ИЛИ (20), выход четвертого элемента ИЛИ (17) подсоединен к второму входу пятого элемента И (19) и к второму входу пятого элемента ИЛИ (20), выход пятого элемента И (19) подсоединен к второму входу шестого элемента ИЛИ (21), выход которого подсоединен к первому входу шестого элемента И (12), выход пятого элемента ИЛИ (20) подсоединен к второму входу шестого элемента И (12), выход которого является выходом 22 устройства, введены группа вторых триггеров (4₁, … 4 _n), группа элементов задержки (6₁, … 6_n), группа дифференцирующих цепочек (7₁, … 7 _n), триггер со счетным входом (9), выходы первых элементов ИЛИ (1₁, … 1_n) подсоединены к первым входам одноименных элементов сложения по mod 2 (2₁, … 2 _n), выходы которых подсоединены к первым входам одноименных первых триггеров (3₁, … 3 _n), выходы которых подсоединены к входам одноименных элементов задержки (6₁, … 6_n) и дифференцирующих цепочек (7₁, … 7 _n), выходы дифференцирующих цепочек (7₁, … 7 _n) подсоединены к одноименным входам первого элемента ИЛИ (8), выход которого подсоединен к входу счетчика (10) и к входу триггера со счетным входом (9), выход которого подсоединен к первым входам первых элементов И (5₁, … 5 _n), вторые входы которых подсоединены к выходам одноименных элементов задержки (6₁, … 6_n), выходы первых элементов И (5₁, … 5 _n) подсоединены к входам одноименным вторых триггеров (4₁, … 4 _n), выходы которых подсоединены к вторым входам одноименным первых триггеров (3₁, … 3 _n) и к вторым входам первых элементов ИЛИ (1₁, … 1_n), выход шестого элемента И (12) подсоединен к вторым входам элементов сложения по mod 2 (2₁, … 2 _n),

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.

Сущность изобретения поясняется чертежом. На фиг. 1 представлено схематичное изображение адаптивного мажоритарного блока элементов «n и более из (2n -1)».

Сущность изобретения поясняется чертежом. Адаптивный мажоритарный блок элементов «n и более из (2n -1)» (фиг. 1) содержит: группа элементов ИЛИ (1₁, … 1_n), группа элементов сложения по mod 2 (2₁, … 2 _n), группа триггеров (3₁, … 3 _n), группа триггеров (4₁, … 4 _n), группа элементов И (5₁, … 5 _n), группа элементов задержки (6₁, … 6_n), группа дифференцирующих цепочек (7₁, … 7 _n), элемент ИЛИ (8), триггер со счетным входом (9), счетчик (10), блок мажоритарных элементов (11) (на примере блока элементов «3 из 5»), элемент И (12), элемент И (13), элемент ИЛИ (14), элемент И (15), элемент ИЛИ (16), элемент ИЛИ (17), элемент И (18), элемент И (19), элемент ИЛИ (20), элемент ИЛИ (21), элемент И (22), выходы (22, 23), входы (24₁, … 24_n) вместе со связями.

Блок работает следующим образом. В исходном состоянии все триггеры (3₁, … 3_n), триггеры (4₁, … 4_n), триггер со счетным входом (9), счетчик (10) находятся в нулевом состоянии.

Элементы 12 – 21 реализуют функцию F мажоритарного органа (далее в качестве примера рассматривается блок «3 из 5») в соответствии с таблицей 1.

Таблица 1

N 1 2 3 4 5 F 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 1 0 0 0 0 1 1 1 1 0 1 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 0 1 0 1 1 1 1 1 1 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 1 1 0 1 0 0 0 1 0 1 0 1 1 1 0 1 1 0 1 1 0 1 1 1 1 1 1 0 0 0 0 1 1 0 0 1 1 1 1 0 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1

При выходе из строя одного из пяти каналов (например, первого, то есть х₁=0, а х₂=х₃=х₄=х₅=1) на выходе 22 мажоритарного блока 11 будет единичный сигнал, который подаётся на первые входы всех элементов сложения по mod 2 (2₁, … 2₅). На выходе элемента ИЛИ 1₁ будет нулевой сигнал, который подаётся на второй вход элемента сложения по mod 2 (2₁), с выхода которого единичный сигнал устанавливает в единичное состояние триггер (3₁).

Единичный сигнал с выхода триггера (3₁) через дифференцирующую цепочку (7₁) и элемент ИЛИ (8) устанавливает счетчик (10) и триггер со счетным входом (9) в единичное состояние, после чего на первом входе элемента И (5₁) будет единичный сигнал. Элемент задержки (6₁) задерживает сигнал на время надежного срабатывания дифференцирующей цепочки (7₁), элемента ИЛИ (8) и триггера со счетным входом (9).

Единичный сигнал с выхода элемента И 5₁ устанавливает триггер 4₁ в единичное состояние. Единичный сигнал с выхода триггера 4₁ сбрасывает в нулевое состояние триггер 3₁, а на выходе элемента ИЛИ 1₁ будет теперь единичный сигнал, то есть далее х₁=1.

Далее при возможном выходе из строя еще одного из каналов (например, пятого, то есть х₅=0, а х₁=х₂=х₃=х₄=1) на выходе мажоритарного органа (11) (выход элемента И (12)) будет единичный сигнал, который подаётся на вторые входы всех элементов сложения по mod 2 (2₁, … 2₅). На выходе элемента ИЛИ (1₅) будет нулевой сигнал, который подаётся на первый вход элемента сложения по mod 2 (2₅), с выхода которого единичный сигнал устанавливает в единичное состояние триггер (3₅).

Единичный сигнал с выхода триггера (3₅) через дифференцирующую цепочку (7₅) и элемент ИЛИ (8) устанавливает триггер со счетным входом (9) теперь в нулевое состояние, после чего на втором входе элемента И (5₅) будет нулевой сигнал. Нулевой сигнал с выхода элемента И (5₅) не установит триггер (4₅) в единичное состояние. Нулевой сигнал с выхода триггера (4₅) подается на второй вход элемента ИЛИ (1₅), поэтому на выходе элемента ИЛИ (1₅) будет нулевой сигнал, то есть х₅=0.

Код числа отказов в системе с выхода счетчика (10) подается на выход (23) устройства.

Таким образом, при последовательном выходе из строя двух из пяти каналов мажоритарный блок элементов «3 и более из 5» будет работать исправно. Однако, на один не исправный вход мажоритарного блока элементов «n и более из (2n-1)» будет подаваться нулевой сигнал, а на второй не исправный вход – единичный сигнал, исходный адаптивный мажоритарный блок элементов «n и более из (2n-1)» автоматически перестраивается в систему мажоритарный блок элементов по рангу на ступень ниже, что существенно повышает достоверность обрабатываемой мажоритарном блоком информации.

1. АС №2716061, кл. G06F 12/14, 2020.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для непрерывного контроля работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий и с учетом повышенных требований к их надежности. Технический результат заключается в повышении живучести и отказоустойчивости вычислительной системы за счет многократного резервирования каналов обработки информации и последующего адаптивного мажоритирования выходных данных всех каналов обработки данных. Устройство содержит группу элементов ИЛИ, группу элементов И, группу элементов сложения по mod 2, счетчик, группу триггеров, группу элементов задержки, группу дифференцирующих цепочек. 1 ил., 1 табл.

Адаптивный мажоритарный блок элементов «n и более из (2n-1)», содержащий группу первых элементов ИЛИ (1₁, … 1_n), группу элементов сложения по mod 2 (2₁, … 2_n), группу первых триггеров (3₁, … 3_n), группу первых элементов И (5₁, … 5_n), первый элемент ИЛИ (8), счетчик (10), блок (11) мажоритарных элементов «n и более из (2n-1)», входы (24₁, … 24_n) устройства подсоединены к первым входам одноименных первых элементов ИЛИ (1₁, … 1_n), отличающийся тем, что в него введены группа вторых триггеров (4₁, … 4_n), группа элементов задержки (6₁, … 6_n), группа дифференцирующих цепочек (7₁, … 7_n), триггер со счетным входом (9), выходы первых элементов ИЛИ (1₁, … 1_n) подсоединены к первым входам одноименным элементов сложения по mod 2 (2₁, … 2_n), выходы которых подсоединены к первым входам одноименных первых триггеров (3₁, … 3_n), выходы которых подсоединены к входам одноименных элементов задержки (6₁, … 6_n) и дифференцирующих цепочек (7₁, … 7_n), выходы дифференцирующих цепочек (7₁, … 7_n) подсоединены к одноименным входам первого элемента ИЛИ (8), выход которого подсоединен к входу счетчика (10) и к входу триггера со счетным входом (9), выход которого подсоединен к первым входам первых элементов И (5₁, … 5_n), вторые входы которых подсоединены к выходам одноименных элементов задержки (6₁, … 6_n), выходы первых элементов И (5₁, … 5_n) подсоединены к входам одноименным вторых триггеров (4₁, … 4_n), выходы которых подсоединены к вторым входам одноименным первых триггеров (3₁, … 3_n) и к вторым входам первых элементов ИЛИ (1₁, … 1_n), выход 22 устройства подсоединен к вторым входам элементов сложения по mod 2 (2₁, … 2_n).