Способ синхронизации работы элементарных процессоров мажоритарно-резервированных вычислительных комплексов Российский патент 2025 года по МПК G06F7/57 H03K19/23 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для непрерывного контроля работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий и с учетом повышенных требований к их надежности, а также с синхронизацией работы элементарных процессоров (ЭП) мажоритарно-резервированных вычислительных комплексов.

Известен способ синхронизации работы элементарных процессоров мажоритарно-резервированных вычислительных комплексов [1]. Согласно известному способу мажоритирования формируют отказоустойчивую вычислительную систему, содержащую отказоустойчивый вычислительный комплекс в составе группы элементарных центральных процессоров, выходная информация с выходов которых мажоритируется способом «n и более из (2n-1)».

Недостатком данного способа является отсутствие устойчивой синхронизации совместной работы элементарных центральных процессоров, выходная информация с выходов которых мажоритируется способом «n и более из (2n-1)».

Наиболее близким к предложенному решению является способ мажоритирования в вычислительной системе [1], в соответствии с которым в вычислительной системе формируют отказоустойчивую вычислительную систему, содержащую группу центральных процессоров, выходная информация с выходов которых мажоритируется одним из способов: 2 из 3, 3 и более из 5, 4 и более из 7 или 5 и более из 9 и т.д.

Технический результат предлагаемого изобретения - непрерывный контроль работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий и с учетом повышенных требований к их надежности, а также с синхронизацией работы элементарных процессоров мажоритарно - резервированных вычислительных комплексов.

Технический результат достигается тем, что в способе синхронизации работы элементарных процессоров мажоритарно-резервированных вычислительных комплексов формируют отказоустойчивый вычислительный комплекс, содержащий группу элементарных центральных процессоров, выходная информация с выходов которых мажоритируется способом n и более из (2n-1), при этом мажоритирование входных сигналов осуществляется путем формирования тактирующих сигналов, ведется подсчет поступивших входных сигналов из каналов вычислительного комплекса и при достижении числа поступивших сигналов n>((2n-1)/2) выдается выходной мажоритированный сигнал с выхода мажоритарного органа.

Способ включает следующие операции:

1. Формируют отказоустойчивый вычислительный комплекс, содержащий группу (2n-1) элементарных центральных процессоров, выходная информация с выходов которых мажоритируется способом «n и более из (2n-1)».

2. Формируют серию тактирующих сигналов для последующего мажоритирования входных сигналов.

3. Ведут подсчет поступивших входных сигналов из каналов вычислительного комплекса.

4. При достижении числа поступивших сигналов «n>((2n-1)/2)» выдают выходной мажоритированный сигнал с выхода мажоритарного органа.

Способ синхронизации работы элементарных процессоров мажоритарно-резервированных вычислительных комплексов, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий обеспечивает устойчивую синхронизацию работы элементарных процессоров мажоритарно-резервированных вычислительных комплексов.

Одной из проблем работы схемы, представленной на фиг. 1, является компенсация времени перекоса сигналов между комплектами комплекса, так как длина межкомплектных связей в расположении вычислительного комплекса, а значит и время распространения сигналов между ними, различны. Время перекоса при этом приводит к ложному срабатыванию цепей контроля мажоритарных элементов и расхождению сигналов на выходах мажоритарных элементов различных комплектов. Формирование сигналов на входах мажоритарных элементов в различных комплектах (в качестве примера) для варианта «3 из 5» показано на фиг. 2.

Работу способа синхронизации работы элементарных процессоров мажоритарно - резервированных вычислительных комплексов ниже рассмотрим на примере работы вычислительного комплекса (см. фиг. 1).

Устройство содержит:

- элементы И 1₁ - 1_n;

- счетчики 2₁ - 2_n;

- элементы НЕ 3₁ - 3_n;

- повторители 4₁ - 4_n;

- мажоритарные элементы 5₁ - 5_n;

- счетчики 6₁ - 6_n;

- выходы мажоритарных элементов 7₁ - 7_n;

- выходы контроля работы мажоритарных элементов 8₁ - 8_n;

- элементы НЕ 9₁ - 9_n;

- элементы задержки 10₁ - 10_n;

- элементы И 11₁ - 11_n;

- элементы И 12₁ - 12_n;

- входы тактовой частоты 13₁ - 13_n;

- входы кодов допустимых времен перекоса 14₁ - 14_n.

В исходном состоянии по входам 14_i (i=1…n) от процессоров комплекса устанавливается код допустимого времени перекоса поступающих мажоритируемых сигналов на счетчиках 6_i (i=1…n). По входам 13_i (i=1…n) поступают тактирующие сигналы опорного генератора на первые входы элементов И 11_i, И 12_i и И 1_i. На второй вход элемента И 1_i поступает сигнал с выхода счетчика 2_i, который в процессе работы устройства после заполнения выдает сигнал сброса на второй вход элемента И 1_i. Кроме того сигнал сброса с выхода счетчика 2_i поступает на вход элемента НЕ 3_i, с выхода которого сигнал через повторители 4_ij (i=1…n, j=1…n) поступает на соответствующие входы всех мажоритарных элементов 5_i и на вход повторителя 4_ij.

Тактирующие сигналы опорного генератора по входам 13₁ - 13_n, если счетчик 2_i (i=1…n) не находится в нулевом состоянии, через элемент И 1_i поступает на вход этого счетчика 2_i до тех пор пока счетчик 2_i (i=1…n) не переполнится (перейдет в нулевое состояние) и не заблокирует поступление тактовой частоты через элемент И 1_i на свой вход. Сигнал переполнения с выхода счетчика 2_i также поступает на вход инвертора 3_i, с выхода которого сигнал предается всем соседним процессорам комплекса, а также через повторители 4_ij (i=1…n, j=1…n) подается на вход мажоритарного элемента 5_i.

С выхода 7_i мажоритарного элемента 5_i сигнал поступает на вход элемента НЕ 9_i, второй вход элемента И11_i и на вход элемента задержки 10_i который задерживает сигнал на время надежного срабатывания элемента И 1_i и счетчика 2_i. С выхода элемента НЕ 9_i сигнал поступает на третий вход элемента И 12_i и при наличии единичного сигнала на втором входе элемента И 12i обеспечивает работу счетчика 6_i в режиме на вычитание. Наличие единичного сигнала на выходе 8_i элемента 5_i через третий вход элемента И 11_i обеспечивает работу счетчика 6_i (i=1…n) в режиме на увеличение числа поступивших импульсов.

Кроме того, сигнал с выхода 7_i мажоритарного элемента 5_i используется как опорный для одного из таймеров ЭП или как сигнал прерываний таймера в качестве опорного сигнала для формирования периода возмущения своего ЭП.

На выходе 8_i мажоритарного элемента 5_i появится сигнал контроля работы элемента 5_i, который далее поступает на входы элементов И 11_i и И 12_i (третий и второй соответственно) и запускает инкремент или декремент счетчика 6;, используемого для накопления времени перекоса относительно кода временной установки с выхода 14_i, предварительно записанного в счетчик 6_i из ЭП. По сигналу 7_i с выхода элемента 5_i, задержанному элементом 10_i, содержимое счетчика 6_i записывается в счетчик 2_i, тем самым деблокируя его работу.

Временные диаграммы формирования сигнала на выходе 8_i представлены на фиг. 2, где показан процесс устранения ложных срабатываний цепей контроля мажоритарных элементов и получение синхронных сигналов на выходах мажоритарных элементов различных ЭП. Так при наличии сигнала КМЭ1 7₁ и отсутствии сигнала МЭ (8₁) будет выполнено вычитание из содержимого счетчика 6₁, что в следующем цикле счета приведет к увеличению времени заполнения счетчика 2₁ до его переполнения, то есть до принятия им нулевого значения. Это позволяет скорректировать временную диаграмму в части сдвига фронта сигнала 3₁ вправо и уменьшении времени длительности сигнала КМЭ1. В случае с сигналами 3₂ и КМЭ2 будет происходить увеличение значения счетчика 6₂, что позволит в следующем цикле счета сдвинуть передний фронт сигнала 3₂ влево и уменьшить время длительности сигнала КМЭ2.

Таким образом, длительности сигналов КМЭ1 - КМЭ5 будут стремиться к нулевому значению, а значит времена перекосов сигналов КМЭ1 - КМЭ5 будут стремиться к нулевому значению, а значит времена перекосов сигналов на выходах 3₁ - 3₅ будут компенсированы.

Источники информации

1. SU №2785218, 2022.

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении непрерывного контроля работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий. Технический результат достигается за счет способа синхронизации работы элементарных процессоров мажоритарно-резервированных вычислительных комплексов, заключающегося в том, что в системе формируют отказоустойчивый вычислительный комплекс, содержащий группу элементарных центральных процессоров, выходная информация с выходов которых мажоритируется способом «n и более из (2n-1)», при этом мажоритирование входных сигналов осуществляют путем формирования тактирующих сигналов, ведут подсчет поступивших входных сигналов из каналов вычислительного комплекса и при достижении числа поступивших сигналов n > ((2n-1)/2) выдают выходной мажоритированный сигнал с выхода мажоритарного органа. 2 ил.

Способ синхронизации работы элементарных процессоров мажоритарно-резервированных вычислительных комплексов, заключающийся в том, что в системе формируют отказоустойчивый вычислительный комплекс, содержащий группу элементарных центральных процессоров, выходная информация с выходов которых мажоритируется способом «n и более из (2n-1)», отличающийся тем, что мажоритирование входных сигналов осуществляют путем формирования тактирующих сигналов, ведут подсчет поступивших входных сигналов из каналов вычислительного комплекса и при достижении числа поступивших сигналов n > ((2n-1)/2) выдают выходной мажоритированный сигнал с выхода мажоритарного органа.