ТРИГГЕРНЫЙ СИНХРОННЫЙ D ТРИГГЕР Российский патент 2024 года по МПК H03K17/00 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть применено в блоках вычислительной техники, выполненных с использованием D триггеров.

Известен синхронный D триггер [1-Манаев Е.И. Основы радиоэлектроники. - М.: Радио и связь, 1985, стр. 355, рис. 14.42], содержащий с учетом [1, стр. 353, рис. 14.40] пять логических элементов.

Недостатком его является большое число используемых транзисторов, что усложняет и удорожает устройство. В частности, в каждом двухвходовом транзисторно-транзисторном логическом элементе И-НЕ [1, стр. 340, рис. 14.22,б] имеется четыре транзистора и один диод, тогда в обсуждаемом синхронном D триггере содержится большое число транзисторов (двадцать, если инвертор выполнен на логическом элементе И-НЕ), что приводит к его усложнению и удорожанию.

Наиболее близким по технической сущности является выбранный в качестве прототипа логический элемент ИЛИ/ИЛИ-НЕ [1, стр. 342, рис. 14.23], содержащий шесть транзисторов, пять резисторов и два источника постоянного напряжения.

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного транзистора формирует электрический ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это привело бы к увеличению максимальной силы электрического тока и в результате к повышению нагрузочной способности. Приведенный логический элемент относится к ЭСЛ элементам (ЭСЛ - эмиттерно-связанная логика).

Задача, на решение которой направлено изобретение, состоит в упрощении и удешевлении триггерного синхронного D триггера.

Это достигается тем, что в триггерный синхронный D триггер, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, последовательно между собой включенные первый резистор, первый n-p-n транзистор и второй резистор, свободный вывод первого резистора подсоединен к плюсовому выводу источника питающего постоянного напряжения, вывод базы первого транзистора образует относительно "земли" вход D синхронного триггера, последовательно включенные третий резистор и второй n-p-n транзистор, свободный вывод третьего резистора подсоединен к общему выводу первого резистора и плюсового вывода источника питающего постоянного напряжения, эмиттер второго транзистора подключен к общему выводу второго резистора и эмиттера первого транзистора, к базе второго транзистора подсоединен плюсовый вывод источника опорного постоянного напряжения, минусовый вывод этого источника заземлен, третий n-p-n транзистор, коллектор которого подключен к общему выводу первого резистора и коллектора первого транзистора, четвертый n-p-n транзистор , вывод базы которого образует относительно "земли" вход сигнала С синхронизации, также имеются четвертый и пятый резисторы и один из выводов четвертого резистора соединен с одним из выводов пятого резистора, введен р-n-p транзистор, эмиттер введенного р-n-p транзистора подключен к общему выводу третьего резистора и коллектора второго транзистора, база его соединена с общим выводом первого резистора и коллекторов первого и третьего транзисторов, а его коллектор соединен со свободным выводом пятого резистора, общий вывод коллектора введенного р-n-p транзистора и пятого резистора подключен к базе третьего транзистора, свободный вывод четвертого резистора подсоединен к эмиттеру третьего транзистора, общий вывод четвертого и пятого резисторов образует относительно "земли" выход синхронного D триггера, эмиттер четвертого транзистора заземлен, а его коллектор подключен к свободному выводу второго резистора.

Сущность изобретения поясняется схемой триггерного синхронного D триггера (фиг. 1) и таблицей истинности (фиг. 2).

В триггерном синхронном D триггере общая шина соединена с минусовым выводом источника 1 питающего постоянного напряжения и заземлена. Последовательно между собой включены резистор 2,n-p-n транзистор 3, резистор 4 и n-p-n транзистор 5. Свободный вывод резистора 2 соединен с плюсовым выводом источника 1 питающего постоянного напряжения. Вывод базы транзистора 3 образует относительно "земли" вход D синхронного триггера. Вывод базы транзистора 5 образует относительно "земли" вход сигнала С синхронизации. Эмиттер транзистора 5 заземлен.

Последовательно включены резистор 6 и n-p-n транзистор 7. Свободный вывод резистора 6 подсоединен к общему выводу резистора 2 и плюсового вывода источника 1 питающего постоянного напряжения. Эмиттер транзистора 7 соединен с общим выводом резистора 4 и эмиттера транзистора 3. К базе транзистора 7 подключен плюсовый вывод источника 8 опорного постоянного напряжения. Минусовый вывод этого источника заземлен.

Последовательно включены n-p-n транзистор 9 и резистор 10. Коллектор транзистора 9 подсоединен к общему выводу резистора 2 и коллектора транзистора 3. Свободный вывод резистора 10 образует относительно "земли" выход Q синхронного триггера.

Последовательно включены р-n-p транзистор 11 и резистор 12. Эмиттер транзистора 11 подсоединен к общему выводу резистора 6 и коллектора резистора 7. База транзистора 11 подключена к общему выводу резистора 2 и коллекторов транзисторов 3, 9. Общий вывод резистора 12 и коллектора транзистора 11 соединен с базой транзистора 9. Свободный вывод резистора 12 подключен к общему выводу резистора 10 и выхода Q синхронного триггера.

На фиг. 1 часть схемы на транзисторах 9 и 11 является триггером на транзисторах противоположного типа проводимости, а часть схемы на транзисторах 3 и 7представляет собой переключатель тока. Резисторы 2 и 6 входят и в состав триггера на транзисторах противоположного типа проводимости, и в состав переключателя тока. На фиг. 1 также приведен пунктирными линиями резистор R_H, условно отображающий внешнюю нагрузку синхронного D триггера.

Триггерный синхронный D триггер работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт).

Работа синхронного D триггера отображается известной таблицей истинности (фиг. 2), где N - номер строки по порядку,D^t - условное отображение входного сигнала в данный момент времени t и Q^t+1 - условное отображение выходного сигнала триггера в последующее время (состояние на выходе). Приведенная таблица справедлива только при наличии сигнала синхронизации С-1 (импульса синхронизации). При его отсутствии таблица несправедлива, состояние D триггера не изменяется, оно останется неизменным вне зависимости от сигнала на входе D (0 или 1), кратко говоря, триггер в этом случае не работает, а по сути, в нем хранится имевшаяся ранее информация (0 или 1 на выходе Q).

Триггер на транзисторах9, 11 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 2 и 12нулевые значения напряжения. Они прикладываются к базам транзисторов 9, 11 меньше пороговых напряжений транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии транзисторы 9 и 11 открыты, их электрические токи создают напряжения в том числе на резисторах 2 и 12больше по значениям пороговых напряжений транзисторов по абсолютной величине и поддерживают транзисторы 9, 11 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера.

При наличии сигнала синхронизации С-1 транзистор 5 открыт и проводит электрический ток. В соответствии с первой строкой таблицы истинности на базе транзистора 3 напряжение уровня логического нуля. Значение напряжения источника опорного постоянного напряжения и значения сопротивлений резисторов 4 и 6 должны обеспечивать или работу транзистора 3 в районе порогового напряжения, или закрытое его состояние и соответственно весьма малое значение напряжения на резисторе 2, а также требующееся напряжение на резисторе 6 для обеспечения закрытого состояния транзистора 11 или его состояния в районе порогового напряжения и соответственно первое состояние триггера на транзисторах 9, 11 с учетом малого значения напряжения на резисторе 2. Напряжение на резисторе 2 минусом приложено к базе транзистора 11, а плюсом к его эмиттеру через резистор 6. Напряжение на резисторе 6 минусом приложено к эмиттеру транзистора 11, а плюсом к его базе через резистор 2. В базо-эмиттерной цепи напряжения на резисторах 2, 6 включены встречно, по значениям они различны, и по абсолютной величине определяющим (превалирующим) является напряжение на резисторе 6. Как уже отмечено, триггер на транзисторах 9, 11 противоположного типа проводимости в первом состоянии, сила электрических токов его транзисторов равна нулю или в районе нуля и на выходе Q синхронного D триггера и на его внешней нагрузке напряжение уровня логического нуля.

В соответствии со второй строкой таблицы истинности (фиг. 2) на базе транзистора 3 высокий уровень напряжения. Это вызывает существенное повышение значений силы электрического тока транзистора 3 и напряжений на резисторах 2, 4. Повышение напряжения на резисторе 4 приводит состояние транзистора 7 в район порогового напряжения и весьма малого значения силы электрического тока этого транзистора. Напряжение на резисторе 2 минусом приложено к базе р-n-p транзистора 11. Существенное повышение по абсолютной величине этого напряжения переводит и транзистор 11 в открытое состояние и триггер на транзисторах 9, 11 противоположного типа проводимости во второе состояние. Сила электрического тока внешней нагрузки синхронного D триггера приближается к сумме силы токов транзисторов 9 и 11 триггер на транзисторах противоположного типа проводимости. Этот ток создает на внешней нагрузке напряжение уровня логической единицы.

При отсутствии сигнала синхронизации С-0 транзистор 5 закрыт и тем самым разорвана цепь прохождения электрического тока и транзистора 3, и транзистора 7 при любых значениях сигналов на входе D (0 или 1) асинхронного триггера. Тогда на резисторах в том числе 2 и 6 не могут появиться за счет транзисторов 3 и 7 напряжения по значениям превышающие по абсолютной величине пороговые напряжения срабатывания триггера на транзисторах 9 и 11 противоположного типа проводимости. В итоге состояние этого триггера не изменяется и соответственно не изменяется напряжение на выходе Q синхронного D триггера.

При переходе входного сигнала от уровня логического нуля (D=0) к уровню логической единицы (D=1) сила эмиттерного тока транзистора 3 в резисторе 4 возрастает, а сила эмиттерного тока транзистора 7 убывает. При переходе входного сигнала от уровня логической единицы (D=1) к уровню логического нуля (D=0)сила эмиттерного тока транзистора 3 в резисторе 4 уменьшается, а сила эмиттерного тока транзистора 7 увеличивается.

Приведенный прототип и триггерный синхронный D триггер относятся к ЭСЛ схемам (ЭСЛ - эмиттерно-связанная логика). Известно, что ЭСЛ элементы имеют повышенное быстродействие [например, Гольденберг Л.М. Импульсные устройства. - М.: Радио и связь, 1981, стр. 57, раздел "Динамические характеристики", абзацы 1, 2, …, 6].

Таким образом, приведенный вариант синхронного D триггера упрощает и удешевляет синхронный D триггер. Так в нем пять транзисторов, а, в частности, приведенном аналоге имеется двадцать транзисторов.

В триггерном синхронном D триггере сила электрического тока внешней нагрузки равна сумме силы токов двух транзисторов 9 и 11, что повышает нагрузочную способность этого триггера. В синхронном триггере приведенного аналога электрический ток внешней нагрузки формирует только один из транзисторов.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно может быть применено в блоках вычислительной техники, выполненных с использованием D триггеров. Технический результат: упрощение триггерного синхронного D триггера. Для этого предложен триггерный синхронный D триггер, который содержит пять транзисторов, пять резисторов и два источника питающего постоянного напряжения. 2 ил.

Триггерный синхронный D триггер, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, последовательно между собой включенные первый резистор, первый n-p-n транзистор и второй резистор, свободный вывод первого резистора подсоединен к плюсовому выводу источника питающего постоянного напряжения, вывод базы первого транзистора образует относительно "земли" вход D синхронного триггера, последовательно включенные третий резистор и второй n-p-n транзистор, свободный вывод третьего резистора подсоединен к общему выводу первого резистора и плюсового вывода источника питающего постоянного напряжения, эмиттер второго транзистора подключен к общему выводу второго резистора и эмиттера первого транзистора, к базе второго транзистора подсоединен плюсовый вывод источника опорного постоянного напряжения, минусовый вывод этого источника заземлен, третий n-p-n транзистор, коллектор которого подключен к общему выводу первого резистора и коллектора первого транзистора, четвертый n-p-n транзистор, вывод базы которого образует относительно "земли" вход сигнала С синхронизации, также имеются четвертый и пятый резисторы и один из выводов четвертого резистора соединен с одним из выводов пятого резистора, отличающийся тем, что в него введен р-n-p транзистор, эмиттер введенного р-n-p транзистора подключен к общему выводу третьего резистора и коллектора второго транзистора, база его соединена с общим выводом первого резистора и коллекторов первого и третьего транзисторов, а его коллектор соединен со свободным выводом пятого резистора, общий вывод коллектора введенного р-n-p транзистора и пятого резистора подключен к базе третьего транзистора, свободный вывод четвертого резистора подсоединен к эмиттеру третьего транзистора, общий вывод четвертого и пятого резисторов образует относительно "земли" выход синхронного D триггера, эмиттер четвертого транзистора заземлен, а его коллектор подключен к свободному выводу второго резистора.