Триггерный логический элемент И/ИЛИ Российский патент 2022 года по МПК H03K19/82 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.

Известен логический элемент ИЛИ/ИЛИ-НЕ [1 Гольденберг Л.М. Импульсные устройства. - М.: Радио и связь, 1981, стр. 51, рис. 2.26, б], содержащий шесть транзисторов, один диод, пять резисторов и источник питающего постоянного напряжения.

Недостаток его заключается в том, что у него малая нагрузочная способность. Электрический ток только одного транзистора формирует электрический ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих ток нагрузки, то это бы привело к увеличению максимальной силы электрического тока внешней нагрузки логического элемента и в результате к повышению нагрузочной способности. Схема приведенного элемента имеет два входа, каждый из которых является двухвходовым (содержит два вывода, которые относительно «земли» образуют два входа).

Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа логический элемент ИЛИ/ИЛИ-НЕ [Манаев Е.И., Основы радиоэлектроники. - М.: Радио и связь, 1985, стр. 342, рис. 14.23), содержащий шесть транзисторов, пять резисторов и два источника постоянного напряжения.

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного транзистора формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это бы привело к увеличению максимальной силы электрического тока нагрузки логического элемента и в результате к повышению нагрузочной способности. Приведённый логический элемент относится к ЭСЛ элементам (ЭСЛ – эмиттерно-связанная логика).

Задача, на решение которой направленно изобретение, состоит в повышении нагрузочной способности триггерного логического элемента И/ИЛИ.

Это достигается тем, что в триггерный логический элемент И/ИЛИ, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, параллельно включенные первый, второй и третий n-p-n транзисторы, выводы баз второго и третьего транзисторов образуют относительно «земли» два входа для ИЛИ логического элемента, первый резистор, включенный между выходом питающего источника (его плюсовой вывод ) и общим выводом коллекторов первого, второго и третьего транзисторов, второй резистор, включённый между «землей» и общим выводом эмиттеров этих же трех транзисторов (первого, второго и третьего), последовательно включенные третий резистор и четвертый тоже n-p-n транзистор, свободный вывод третьего резистора подсоединен к общему выводу первого резистора и выхода источника питающего постоянного напряжения, эмиттер четвертого транзистора подключён к общему выводу второго резистора, эмиттеров первого, второго и третьего транзисторов, к базе четвертого транзистора подсоединён выход (плюсовой вывод) источника опорного напряжения, минусовой вывод этого источника заземлен, последовательно между собой включённые пятый n-p-n транзистор и четвёртый резистор, подсоединенный к эмиттеру пятого транзистора, также имеется пятый резистор, введены двухэмиттерный n-p-n первый дополнительный транзистор, p-n-p второй дополнительный транзистор, дополнительный резистор и изменено включение элементов, коллектор первого дополнительного транзистора соединён с базой первого транзистора, два вывода двухэмиттерного первого дополнительного транзистора образуют относительно «земли» два входа для И логического элемента, между базой первого дополнительного транзистора и общим выводом первого, третьего резисторов, выхода источника питающего постоянного напряжения включен дополнительный резистор, эмиттер второго дополнительного транзистора подсоединен к общему выводу третьего резистора и коллектора четвертого транзистора, база второго дополнительного транзистора подключена к общему выводу первого резистора, коллекторов первого, второго, третьего и пятого транзисторов, коллектор второго дополнительного транзистора подсоединен и к базе пятого транзистора, и к одному из двух выводов пятого резистора, свободный вывод этого пятого резистора соединен со свободным выводом четвертого резистора и их общий вывод образует относительно «земли» выход логического элемента.

Сущность изобретения поясняется схемой триггерного логического элемента И/ИЛИ (фиг. 1), таблицей истинности для И (фиг.2) и таблицей истинности для ИЛИ (фиг. 3).

В триггерном логическом элементе И/ИЛИ общая шина (минусовой вывод) источника питающего постоянного напряжения заземлена. К плюсовому выводу этого источника подсоединен один из выводов резистора 2, другой его вывод подключен к базе двухэмиттерного n-p-n транзистора 3. Два вывода эмиттеров этого транзистора образуют относительно «земли» для И два входа х₁ и х₂ логического элемента. Параллельно между собой включены n-p-n транзисторы 4 и 5. База транзистора 4 подсоединена к коллектору транзистора 3. База транзистора 5 образует относительно «земли» один (первый х₁) из двух входов для ИЛИ логического элемента. Резистор 6 включен между общим выводом резистора 2, плюсового вывода источника 1 и общим выводом коллекторов транзисторов 4 и 5. Резистор 7 включен между общим выводом эмиттеров транзисторов 4 и 5 и «землей». Коллектор транзистора 8 подсоединен к общему выводу резистора 6 и коллекторов транзисторов 4 и 5. Вывод базы транзистора 8 образует относительно «земли» второй вход х₂ для ИЛИ логического элемента. Эмиттер транзистора 8 подключён к общему выводу резистора 7 и эмиттеров транзисторов 4 и 5. Последовательно между собой включены резистор 9 и n-p-n транзистор 10. Свободный вывод резистора 9 подсоединён к общему выводу резисторов 2,6 и плюсового вывода источника 1 питающего постоянного напряжения. Эмиттер транзистора 10 подключен к общему выводу резистора 7 и эмиттеров транзисторов 4,5 и 8. С базой транзистора 10 соединен плюсовой вывод источника 11 опорного постоянного напряжения, минусовой вывод этого источника заземлен.

Последовательно включены n-p-n транзистор 12 и резистор 13. Коллектор транзистора 12 подсоединён к общему выводу резистора 6 и коллекторов транзисторов 4,5, 8. Свободный вывод резистора 13 соединён с выходом у относительно «земли» логического элемента. Также последовательно включены p-n-р транзистор 14 и резистор 15. Эмиттер транзистора 14 подсоединен к общему выводу резистора 9 и коллектора транзистора 10. База транзистора 14 подключена к общему выводу резистора 6 и коллекторов транзисторов 4,5,8 и 12. Общий вывод коллектора транзистора 14 и резистора 15 соединен с базой транзистора 12. Свободный вывод резистора 15 подключен к общему выводу резистора 13 и выхода у логического элемента.

На фиг. 1 часть схемы на транзисторах 12 и 14 является триггером на транзисторах противоположного типа проводимости, а часть схемы на транзисторах 4, 5, 8 и 10 представляет собой переключатель тока. Резисторы 6 и 9 входят и в состав переключателя тока, и в состав триггера на транзисторах противоположного типа проводимости. На фиг. 1 также приведен пунктирными линиями резистор Rн, условно отображающий внешнюю нагрузку логического элемента.

Триггерный логический элемент И/ИЛИ работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень – уровень логического нуля соответствует значениям напряжения в районе нуля или ближе к нулю, высокий уровень – уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырёх вольт).

Триггер на транзисторах 12, 14 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 6 и 15 нулевые значения напряжения. Они прикладываются к базам транзисторов 12, 14 меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии транзисторы 12 и 14 открыты, их электрические токи создают напряжения в том числе на резисторах 6 и 15 по абсолютной величине и по значениям больше пороговых напряжений транзисторов и поддерживают транзисторы 12, 14 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера.

Работа логического элемента И/ИЛИ отражается таблицей истинности для операции И при Х₁=Х₂=0 (фиг. 2) и таблицей истинности для операции ИЛИ при х₁=х₂=0 (фиг. 3), где х₁, х₂, Х₁, Х₂ – условное отображение входных сигналов логического элемента, y - условное отображение выходного сигнала и N - номер строки по порядку. Обратимся к таблице истинности на фиг.2. На входы Х₁, и Х₂ здесь подаются напряжения уровня логического нуля. Тогда состояния транзисторов 5 и 8 в худшем случае находятся в районе порогового напряжения, сила коллекторных токов этих транзисторов мала, соответственно напряжение на резисторе 6 мало по абсолютной величине и не может перевести триггер на транзисторах 12 и 14 во второе состояние. В соответствии с первыми тремя строками таблицы истинности на фиг. 2 на один или оба входа х₁, х₂ логического элемента поступает напряжение уровня логического нуля. Тогда один или оба базо-эмиттерных перехода транзистора 3 находятся в проводящем электрический ток состоянии и напряжение на них весьма мало, как на диоде в открытом состоянии. Базо-коллекторный переход транзистора 3 тоже в открытом состоянии и в итоге напряжение на базе транзистора 4 тоже в районе нуля. Тогда сила коллекторного тока транзистора 4 в районе нуля и не влияет на состояние триггера на транзисторах 12, 14. Значение напряжения источника 11 опорного напряжения выбрано таким, чтобы поддерживать транзистор 10 в открытом состоянии в изложенном выше состоянии схемы. Коллекторный ток транзистора 10 создает на резисторе 9 напряжение, которое плюсом приложено через резистор 6 к базе p-n-р транзистора 14, поддерживает закрытое состояние этого транзистора и соответственно первое состояние триггера на транзисторах противоположного типа проводимости. Тогда сила электрических токов транзисторов этого триггера в районе нуля и соответственно напряжение на выходе у логического элемента и на внешней нагрузке равно логическому нулю.

В соответствии с четвертой строкой таблицы истинности (фиг. 2) на оба входа х₁ и х₂ логического элемента подается напряжение уровня логической единицы. Базо-эмиттерные и базо-коллекторный переходы транзистора 3 по-прежнему открыты, но на базе транзистора 4 теперь напряжение уровня логической единицы. Электрический ток транзистора 4 создает на резисторе 6 напряжение, минусом приложенное к базе p-n-p транзистора 14. Это напряжение поддерживает транзистор 14 в открытом состоянии, а триггер на транзисторах противоположного типа проводимости во втором состоянии. Электрические токи транзисторов 12, 14 триггера во втором состоянии создают на выходе у логического элемента и на внешней нагрузке напряжение уровня логической единицы. Эмиттерный ток транзистора 4 создает на резисторе 7 напряжение, которое плюсом приложено к эмиттеру транзистора 10, включено в базо-эмиттерной цепи этого транзистора последовательно с напряжением источника 11 и переводит состояние транзистора 10 близкое к пороговому напряжению. Тогда сила коллекторного тока транзистора 10 и напряжение на резисторе 9 от этого тока весьма малы и не изменяют ранее приведенное состояние схемы.

Далее обратимся к таблице истинности на фиг. 3. На входы х₁ и х₂ здесь подаются напряжения уровня логического нуля. Тогда, как обосновано ранее, напряжение на резисторе 6 от воздействия напряжений таких сигналов мало по абсолютной величине и не может перевести триггер на транзисторах 12, 14 во второе состояние. В соответствии с первой строкой таблицы истинности на фиг. 3 на оба входа Х₁ и Х₂ логического элемента поступают напряжения уровня логического нуля. Соответственно сила коллекторных токов транзисторов 5, 8 мала, напряжение на резисторе 6 от них по абсолютной величине меньше напряжения порога срабатывания триггера на транзисторах 12, 14 и не может перевести его во второе состояние. Как приведено ранее, значение напряжения источника 11 опорного напряжения обеспечивает требующуюся силу коллекторного тока транзистора 10 и требующееся напряжение на резисторе 9, которое через резистор 6 плюсом прикладывается к базе p-n-p транзистора 14 и дополнительно обеспечивает режим этого транзистора в районе порогового напряжения или его закрытое состояние и первое состояние триггера на транзисторах 12, 14. Сила электрических токов транзисторов 12, 14 весьма мала, стремится к нулю и создает на выходе у логического элемента и на внешней нагрузке напряжение уровня логического нуля.

В соответствии с 2, 3 и 4-й строками таблицы истинности на фиг. 3 на базы одного из транзисторов 5, 8 или на оба подается напряжение уровня логической единицы и сила электрического тока этих транзисторов соответственно возрастает. Напряжение на резисторах 6,7 от них тоже возрастает. Повысившееся напряжение на резисторе 6 минусом приложено к базе p-n-p транзистора 14, превышает напряжение порога срабатывания триггера на транзисторах 12, 14 и переводит его во второе состояние. Электрические токи транзисторов 12, 14 создают на выходе у и на внешней нагрузке логического элемента напряжение уровня логической единицы. Повысившееся напряжение на резисторе 7 плюсом прикладывается к эмиттеру n-p-n транзистора 10 и переводит его в состояние, близкое к пороговому напряжению. Сила коллектора тока транзистора 10 и, соответственно, напряжение на резисторе 9 весьма малы, не изменяют приведенные выше положения и состояние схемы.

При переходе входных сигналов от уровней логического нуля (X₁=X₂=0) к входным сигналам, где один сигнал или оба соответствуют напряжению уровня логической единицы, суммарная сила эмиттерных токов транзисторов 5, 8 в резисторе 7 возрастает, а сила эмиттерного тока транзистора 10 в этом резисторе убывает. При переходе от входных сигналов, где напряжение одного из них или обоих соответствуют уровню логической единицы, к обоим входным сигналам уровня логического нуля (X₁=X₂=0) суммарная сила эмиттерных токов транзисторов 5, 8 через резистор 7 убывает, а сила эмиттерного тока транзистора 10 возрастает.

Приведённый прототип и триггерный логический элемент И/ИЛИ относятся к ЭСЛ-элементам (ЭСЛ-эмиттерно - связанная логика). Известно, что ЭСЛ-элементы имеют повышенное быстродействие [например, 1, стр. 57, в разделе «Динамические характеристики» абзацы 1, 2, ... 6].

Таким образом, в триггерном логическом элементе И/ИЛИ сила электрического тока внешней нагрузки и на выходе у логического элемента равна сумме силы токов двух транзисторов 12, 14, что повышает нагрузочную способность этого логического элемента. В прототипе электрический ток нагрузки формирует только один из транзисторов.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Технический результат: повышение нагрузочной способности триггерного логического элемента И/ИЛИ. Триггерный логический элемент И/ИЛИ содержит семь транзисторов, шесть резисторов и два источника постоянного напряжения, в него также введены двухэмиттерный n-p-n первый дополнительный транзистор, p-n-p второй дополнительный транзистор, дополнительный резистор и изменено включение элементов, коллектор первого дополнительного транзистора соединён с базой первого транзистора, два вывода двухэмиттерного первого дополнительного транзистора образуют два входа для И логического элемента, между базой первого дополнительного транзистора и выходом источника питающего постоянного напряжения включен дополнительный резистор, эмиттер второго дополнительного транзистора подсоединен к общему выводу третьего резистора и коллектора четвертого транзистора, база второго дополнительного транзистора подключена к общему выводу первого резистора, коллекторов первого, второго, третьего и пятого транзисторов, коллектор второго дополнительного транзистора подсоединен к базе пятого транзистора, к пятому резистору, свободный вывод пятого резистора соединен со свободным выводом четвертого резистора и их общий вывод образует относительно «земли» выход логического элемента. 3 ил.

Триггерный логический элемент И/ИЛИ, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, параллельно включенные первый, второй и третий n-p-n транзисторы, выводы баз второго и третьего транзисторов образуют относительно «земли» два входа для ИЛИ логического элемента, первый резистор, включенный между выходом питающего источника (его плюсовой вывод) и общим выводом коллекторов первого, второго и третьего транзисторов, второй резистор, включённый между «землей» и общим выводом эмиттеров этих же трех транзисторов (первого, второго и третьего), последовательно включенные третий резистор и четвертый тоже n-p-n транзистор, свободный вывод третьего резистора подсоединен к общему выводу первого резистора и выхода источника питающего постоянного напряжения, эмиттер четвертого транзистора подключён к общему выводу второго резистора, эмиттеров первого, второго и третьего транзисторов, к базе четвертого транзистора подсоединён выход (плюсовой вывод) источника опорного напряжения, минусовой вывод этого источника заземлен, последовательно между собой включённые пятый n-p-n транзистор и четвёртый резистор, подсоединенный к эмиттеру пятого транзистора, также имеется пятый резистор, отличающийся тем, что в него введены двухэмиттерный n-p-n первый дополнительный транзистор, p-n-p второй дополнительный транзистор, дополнительный резистор и изменено включение элементов, коллектор первого дополнительного транзистора соединён с базой первого транзистора, два вывода двухэмиттерного первого дополнительного транзистора образуют относительно «земли» два входа для И логического элемента, между базой первого дополнительного транзистора и общим выводом первого, третьего резисторов, выхода источника питающего постоянного напряжения включен дополнительный резистор, эмиттер второго дополнительного транзистора подсоединен к общему выводу третьего резистора и коллектора четвертого транзистора, база второго дополнительного транзистора подключена к общему выводу первого резистора, коллекторов первого, второго, третьего и пятого транзисторов, коллектор второго дополнительного транзистора подсоединен и к базе пятого транзистора, и к одному из двух выводов пятого резистора, свободный вывод этого пятого резистора соединен со свободным выводом четвертого резистора и их общий вывод образует относительно «земли» выход логического элемента.