Устройство для приема избыточной информации Советский патент 1983 года по МПК G08C19/28 

Изобретение относится к электросвязи, а именно к приемным устройст вам дискретных систем связи, исполь зующим составные сигналы с избыточностью, формируемые на основе длинных и сверхдлинных помехоустойчивых кодов. Известны устройства для приема сообщений, передаваемых сложными си налами на основе избыточных кодов. Известно устройство для приема дискретной информации, содержащее блок отсчета сигнала, выход которог соединен с одним из входов блока сравнения, блок памяти, управляющие входы которого подключены к выходам блока опроса, выходы соединены с входами решающего блока, выходы бло ка пороговых уровней напряжения под ключены к другим входам блока сравнения, выходы которого соединены с информационными входаг/ш блока памяти 13Наиболее близким по технической сущности к предлагаемому является устройство для приема избыточной информации, состоящее из аналоговог демодулятора, вход которого подключен к входу устройства, выход - к входу блока буферной памяти, первый выход блока буферной памяти соединен с первым входом блока управления выдачей информации, а через пороговый селектор - с первым входом декодера и входом первого блока регистров памяти, выход которого соединен с первым входом сумматора по модулю два, выход декодера соединен с первым входом второго блока регистров памяти,первый выход и второй вход которого соединены соответственно с вторым входом и выходом блс|ка управления выдачей информации, второй выхЪд второго блока регистров памяти соединен с выходом устройства, вторые выходы блока буферной памяти через, решающий блок соединены с вторыми входами сумматора по .модулю два, выходы.которого соединены с входами третьего 6JtoKa регистров памяти С 2 3Известное устройство обеспечивает высокую помехоустойчивость приема составных сигналов с избыточностью, реализуя один из способов приема в делом до методу граничной компенсации. Недостатком известного устройства является низкая оперативность приема сообщений в системах передачи

дискретной информацией с высококачесвенными каналами связи, для которых вероятноегь. искажения элементарного сигнала . Использование составных сигналов с избыточностью в подобных системах без исправления ошибок за счет коррекции первой грубой оценки ( двоичные кодовые комбинации на выходе порогового селектора ) обеспечивает достаточно высокую степень достоверности. С другой CTopOHF.ii, операция декодирования (реализуемая в известномустройстве ), т.е. отождествление входной двоичной ( для декодера ) кодовой комбинации с выходной разрешенной двоичной кодовой комбинацией в случае обработки длинных и сверхдлинных кодов, требует много времени.

Обнаружение ошибок заключается лиигь в проверке на четность определенных проверочных выборок символов и требует столь малых временных затрат, что декодер, обнаруживающий ошибки, может считаться практически безынерционным (.он, по существу, является дешифратором.

В известном устройстве используется лишь декодер, исправляющий ошибки независимо от того, имеется необходимость исправлять их или нет т.е. при отсутствии ошибок, когда не имеет смысла задержать выдачу принятого сообщения потребителю, следует иметь ввиду,, что вероятнос этих бecc 1ыcлeнныx временных, затрат велика и определяется вероятностью правильного приема избыточных сигналов при посимвольной обработке, т.е. Ррр- I-POT.

Все это снижает оперативность приема сообщений, достоверность принимаемой информации (-так как при правильно принятом сообщении оно может быть, искажено из-за сбоев в декодере, исправляющем -ошибки ), а в дуплексных системах связи ипропускную способность каналов связи.

Цель изобретения повышение быстродействия устройства .за счет уменьшения среднего времени приняти решений на основе использования процедуры исправления ошибок только в случае их обнаружения.

Указанная цель достигается тем, что в устройство для приема избыточной информации, содержащее аналоговый демодулятор, вход которого соединен с входом устройства, выход с входом блока буферной памяти, первый выход блока буферной памяти соединен с входом порогового селектора и первым входом формирователя управляющих сигналов, второй вход и выход которого соединены соответственно с первым выходом и первым входом блока регистров памяти, вторые выходы блока буферной памяти

через решающий блок соединены с первыми входами блока сумматоров по Модулю два, второй вход которого соединен с выходом первого регистра памяти, второй регистр памяти, выход которого соединен с первЕ м входом формирователя достоверного соединения, выход которого соединен с вторым входом блока регистров пагляти, введены блоки контроля достоверности информации и элемент ИЛИ, выход порогового селектора соединен с входом первого блока контроля достоверности информации, первый выход которого соединен с входом первого регистра памяти и вторым входом cj рмирователя достоверного сообщенп/, второй выход первого блока контроля достоверности информации соединен с первым входом элемента ИЛИ, выходы блока сумматоров по модулю два соединены с входами второго блока контроля достоверности информации, первые выходы которого соединены с входами регистра памяти, а второй выход - с вторым входом элемента ИЛИ второй выход блока регистров памяти соединен с третьим входом элемента ИЛИ, выход которого соединен с выходом устройства.

Возможны две ситуации, при которых нецелесообразно затрачивать время на исправление ошибок.

Бо-первых, в случае, когда посимвольное решение приводит к разрешенной кодовой комбинации. В данной ситуации факт отсутствия ошибок констатируется введеЕ1ным первым блоком обнаружения ошибок.

Во-вторых, при формировании второ грубой оценки составного сигнала (аналогового ) на выходе блока сумматоров по модулю два образуется двоичная кодовая комбинация, которая также может быть разрешенной кодовой комбинацией. Факт отсутствия ошибок Б этой двоичной кодовой комбинации констатируется с помощью второго блока обнаружения оьиибок.

Следовательно, на выход устройства может быть выдана р азрешенная двоичная кодовая комбинация, сформированная в одном из трех каналов: первые, два содержат блоки, обнаруживающие ошибки, а третий - декодер, исправляющий ошибки. Для объединения их по выходу и служит введенный элемент ,

На чертеже изображена структурная схема устройства для приема избыточной информации.

Устройство содержит аналоговый демодулятор1 (аналоговый высокочастотный приемник }; блок 2 буферной па мяти, в который записывается и хра нится роставной сигнал (аналоговыйГУ информация из данного блока считывается многократно, т.е. с регенерацией; пороговый селектор 3 - нелинейный блок, преобразующий входные элементарные сигналы в выходные двоичные элементарные сигналы ( величина порогового уровня напряжения опре деляется характеристиками канала связи, видом модуляции,, параметрами кода и выставляется оператором вручную); формирователь 4 достоверного сообщения, исправляющий ошибки путем отождествления входной двоичной комбинации с выходной ближайшей разре-/ шенной двоичной кодовой комбинацией избыточного кода/ блок 5 регистров . памяти, формирователь б управляющих сигналов. С его помощью определяется та из двух разрешенных комбинаций, храня1я,ихся в блоке 5 регистров памяти, которая в большей степени соответствует входному избыточном сигналу, По управляющемусигналу формирователя 6 в блок 5 регистров памяти считывается та или другая разрешенная кодовая комбинация ( ее разрешенные символы для разделимых кодов или соответствующая комбинация двоич ного полного кода). Устройство также содержит первый двоичный регистр 7 памяти, в который записывается и хранится получаемая при посимвольной обработке двоичная кодовая комбинация; решающий блок 8, содержащий, например, генератор линейно изменяющегося напряжения, схемы сравнения, схемы объединения и двоичный регистр этот блок определяет минимальный разностный сигнал его номер разряда соответствует номе ру единичного разряда в выходной двоичной комбинации данного блокаJ; блок 9 сумматоров по модулю два (в .данном блоке осуществляется коррекци двоичной кодовой комбинации, получаемой при посимвольной обработке); второй двоичный регистр 10 памяти (в нем запоминается и хранится двоич ная кодовая комбинация - результат посимвольной обработки после коррекции до считывания в декодер 4), первый и второй блоки 11 и 12 контроля достоверности информации, обнаруживаю щие ошибки путем проверки на-четност заданных выборок символов двоичных комбинаций. Если все проверки на чет ность удовлетворяются, то ошибок Нет и данная двоичная кодовая комбинация считается : разрешенной. В противном случае констатируется наличие ошибки Устройство также содержит элемент ИЛИ 13. Устройство для приема избыточной информации работает следующим обраэом. Составной сигнал с избыточностью из канала связи поступает в аналого,вый приемник ( демодулятор) 1, где преобразуетсл в выходную совокупност разностных элементарных сигналов X ( 2 ) количество элементарных сигналов в составном избыточном сигнале или -количество двоичных символов в комбинации кода). Это аналоговая комбинация X запоминается в блоке 2 буферной памяти. Далее аналоговые сигналы х- поступают (информация из блока 2 считывается многократно ) на вход порогового селектора 3, который преобразует их в двоичные сигналы - символы (у,-) i - 1,п . Двоичные сигналы у образуют двоичную кодовую комбинацию У (,У-1/ У -УП) которая поступает в блок11. Если в блоке 11 не будет обнаружено, что в У есть ошибки (т.е. она является разрешенной кодовой комбинацией ), У через элемент 11ЛН 13 выдается на выход устройства, после чего все блоки приводятся в исходное состояние и устройство готово к обработке следукацего входного сигнала. При обнаружении ошибок в комбинации У последняя подается на вход первого двоичного регистра 7, где запоминается, и на вход декодера 4, который отождествляет У с ближайшей разрешенной двоичной кодовой комбинацией yf. Комбинация у записывается и хранится в блоке 5 регистров памяти. Из буферного блока 2 памяти аналоговые разностные сигналы также параллельно считываются в решающий,, блок 8, в, котором определяется наименьший из аналоговых сигналов. -На выходе решающего блока формируется двоичная кодовая комбинация, в которой единичный символ находится в разряде с тем же номером, что и наименьший аналоговый символ. Другие (п-1) разрядов - нулевые. После этого из первого двоичного регистра 7 в блок 9 сумматоров по модулю два поступает двоичная кодовая комбинация с единичным весом. Номер единичного разряда соответствует номеру наиме{1ьшего разностного сигнала на выходе аналогового демодулятора 1. В блоке 9 сумматоров по модулю два сумг ируются ( в параллельном коде ) двоичная кодовая комбинация единичного веса и поступающая из первого- двоичного регистра 7 кодовая комбинация, являющаяся грубой оценкой составного сигч нала с избыточностью. В результате операции суммирования на выходе блока 9 образуется двоичная кодовая комбинация V Двоичная кодовая комбинация У подается в блок 12 обнаружения ошибок. В блоке 12 комбинация У анализируется на наличие ошибок аналогично анализу в блоке 11. Если их нет, то комбинация У через элемент ИЛИ 13 выдается на выход устройства после чего все его блоки приводятся в исходное состояние и начинается цикл обработки следующего состазного сигнала с избыточностью. же ошибки- в комбинации У, KftiesoTCH, то она записывается в ячей ки ngfviyrrn- второго двоичного регистра 16. Двоичная кодовая комбинация регистра 10 отличается от двоичной кодовой комбинации регистра 7 в одном разряде, номер которого определяется номером единичного разряда в выходной двоичной комбинации реша ющего блока 8. Считываясь из регистра 10, комби нация У,| отождествляется фор мироват лам 4,- исправляющим ошибки, с ближайшей разре1 енной двоичной кодовой о --;б1 на лио й У|, которая также -записывается и хранится в блоке 5 цвo1г ( ь:ых регистров памяти. Из блока 2 буферной памяти в фор мирователь 6 поступает точная копия X составного сигнала с избыточ - ость а из б.пока 5 считываются (с регенера.лксой j лво1ГШые разрешенные кодовы ле b определяется, какая из двух разрешенных кодовых комбинаций боль ше соответствует сигналу точной оценки Х Эта комбинация по управ15яющему сктналу считывается с соответстзующего регистра блокс4 5 на г,;,:ход устройства через элемент ИЛИ 1 ie,: ; :ii-еские преимущества предлагаемогс; - зобретения по сравнеплю с прототипом заключаются в уменьшении среднего времени принятия решений при обработке составних сигналов с избыточностью ьа счет анализа t;o;.;o вых комбинаций на каждом этапе форм рователя грубых оценок избыточного сигнала и исправления ошибс только Б случае их обнаружения, т.е.. быстр действие устройства повы11;с-1ется., Ожидаемьлй положительный эффек от использования изоб{)етения, состоит в том, чтО по сравнению с прс -отипом повышается оператигзность прие ма сообщений, закодированных с избы гочыостъю. Это новое полезное свойство особенно проявляется при прием сообцений,. закодировг1нпых длиннг.МИ и с в е р Xдд I к н н ыми п оме х о у с т о йч i вымк кодами, li также в системах передачи дискретной информации, использующих высококачественные каналы связи Ориентировочный ьыигрьш в уменьшении време1-1и приема для избыточных сигналов на.основециклического кода 127, 13 можно определить (npw задг1Н;-;ом :.;ачс:стве канала связи . , п &оо1-„л -10 При этом предполагалось, что количество операций при исправлении ошиб о к р а в но N п 2 gofg п. Ал.горитм, реализуемый предлагаемым устройством, пригоден для обработ1си .составных сигналов с изб-:-.точностью, формируемых на основе ::/;.;ных и сверхдлинных нe двoич - ыx :-:збы-ТОЧНЕ.1Х кодов. Формула изобретен1-;я Устройство для приема избыт:;информации., содержащее аналогов; демодулятор, вход которого coes: с входом устройства, -выход - -: . .дом. блока буферной памяти, первь выход блока буферной памяти соеди; J входом порогового селектора и вым входом формирователя y:ipa.BJfiioщих сигналов, второй вход I- выход которого соединен соответственно с первым выходом и первым входом блока регистров памяти, вторые выходы блока буферной памяти через решающий блок соединены с первыми входами блока сумматоров по модулю два, второй вход которого соединен с выходом первого регистра памяти, второй регис-тр памяти, выход которого соединен с первым входом формирователя достоверного -сообщения, выход которого сое.. с вторым входо.м блока ре.Систров памяти, с т л и ч а ю щ ёе с я тем, что, с целью повышения быстродействия устро-йства, в- него ББедены блоки контроля достоверности информации и элемент ИЛИ, выход порогоБого сечектсра соединен с входом первого блока достоь-эрности информаи.ии, первый выход которого соединен с BXOi.fOM первого регистра памяти и вторы;-/ входом ф-ормирователя достозерно1о сообщения, второй выход периого блока контроля достоверности :; :-;формации соединен с первым входом .э.-;емента КЛИ. выходы б1;ока сумматоров по модулю два соединены с входаf. вт-орого блока контроля достовер.чо.сти информаг.ии, первые выходы котоjoro -соединены с входами регистра ламяти, а второй выход с вторым входом элемен-т-а ИЛИ, второй выход блока регистров памяти соед.инен с -гретьим входом элемента ИЛИ, выход которого -соединен с выходом устройст-Источники информации, г:-ринятые во внимание при экспертизе 1,Авторское свидетельство СССР К 424216, кл, G, 08 С 19/28, 1972. 2,Авторское свидетельство СССР 70 заявке № 3250882/18-24, кл. G 08 С 19/28, 1981 (прототип).