Цифровой формирователь частотно-манипулированных сигналов Советский патент 1983 года по МПК H04L27/20 

Изобретение относится к радиосвя зи и может найти применение в аппаратуре телеграфной радиосвязи с использованием частотно-манипулирован ных сигналов. Известен цифровой формирователь частотно-манипулированных сигналов, содержащий опорный генератор, делитель частоты и блок управления СЦ. Недостаток такого,цифрового формирователя частотно-манипулированны сигналов состоит в том, что он не позволяет получить комплексную огибающую частотно-манипулированного сигнала. Известен также цифровой формирователь частотно-манипулированных сигналов, содержащий последовательн соединенные первый формирователь адресных сигналов и первый преобразователь кодов, второй вход которог соединен со вторым выходом первого формирователя адресных сигналов,, установочный вход которого соединен с выходом формирователя сигнала начальной установки, а также опорный генератор и последовательно соединенные блок памяти и второй преобра зователь кодов С2 1. Недостаток известного цифрового формирователя частотно-манипулирова ных сигналов состоит в том, что спектр фopмиpieмoгo частотно-манипу лированного сигнала Содержит парази ные зеркальные составлякнцие . Цель изобретения - сужение cneKTpa частот. Для .достижения указанной цели в цифровой формирователь частоЕноманипулированных сигналов, содержащий последовательно соединенные первый формирователь адресных сигналов и первый преобразователь кодов, второй вход которого соединен со вторым выходом первого формирователя адресных сигналов, установочный вход которого соединен с выходом формирователя сигнала начальной установки, а также опорный генератор и последовательно ооединенные блок памяти и второй преобразователь кодов, введены последовательно соединенные пер вый инвертор, первый коммутатор, вто рой формирователь адресных сигналов третий преобразователь кодов и второй коммутатор, последовательно соединенные второй инвертор, третий и четвертый коммутаторы и последовательно соединенные делитель частоты и формирователь тактовых сигдапов, причем вход первого инвертора подключен ко второму входу первого коммутатора, выход которого подключен к управляющему входу рервого формирователя адресных сигналов, третий выход которого подключен ко входу второго инвертора и ко второму входу третьего коммутатора, выход формирователя сигнала начальной установки подключен к установочному входу второго формирователя адресных сигналов, второй выход которого подключен ко второму входу третьего преобразователя кодов, а третий выход - ко второму входу четвертого коммутатора, выход которого подключен к управляю щему входу второго преобразователя кодов, выход первого преобразователя кодов подключен ко второму входу второго коммутатора, выход которого подключен ко входу блока памяти, выход опорного генератора подключен к управляющим входам второго и четвертого коммутаторов и ко входу делителя частоты, выход которого подключен к стробирующему входу первого коммутатора, а выход формирователя тактовых сигналов подключен к управляющему входу третьего коммутатора. На чертеже изображена структурная схема цифрового формирователя частотно-манипулированных сигналов. Цифровой формирователь частотноманипулированных сигналов содержит первый коммутатор 1, первый инвертор 2, первый формирователь .адресных сигналов 3, второй формирователь адресных сигналов 4, первый преобразователь кодов 5, второй инвертор 6, второй коммутатор 7, блок памяти 8, второй преобразователь кодов 9, третий коммутатор 10, третий преобразователь кодов 11, четвертый коммутатор 12, опорный генератор 13, делитель частоты 14, формирователь тактовых импульсов 15 и формирователь сигнала начальной установки 16. Цифровой формирователь частотноманипулированных сигналов работает следующим образом. Формирование адреса 5itiS2-t исозйН; осуществляется соответствующими формирователями адресных сигналов 3,4, выполненных на основе реверсивных двоичных счетчиков, которые в режиме нажатия суммируют код числа, а в режиме отжатия - вычитают. Синхронизация работы формирователей адресных сигналов 3,4 производится импульсами с выходов формирователя сигнала начальной установки 16, записывающим в разряды первого формирователя адресных сигналов 3 все нули, в разряды второго формирователя адресных сигналов 4, кроме знакового нули, а в знаковый - единицу, что соответствует начальным точкам отсчета sin CZt исозЙ-Ь. Низкочастотный модулирующий информационный сигнал поступает на управляющий вход первого коммутатора 1, который в режиме нажатия подключает код частоты к прямым входам формирователей адресHEJX сигналов 3,4, а в режиме отжатия к реверсивным. Первые К разрядов формирователей адресных сигналов J И 4 служат для формирования адресных сигналов для блока памяти 8 и подключены к первым входам соответст венно первого 5 и третьего 11 преобразователей кодов. К4-2 -и разряд формирователей адресных сигналов 3 и 4, называюоо йся квадрантным, соедийен со вторыми входами соответс венно первого 5 и третьего 11 преобразователей кодов. Он определяет квадрант комплексной плоскости, в которомВ каждый тактовый момент вре мени нахрдится выборка синусоиды или косинусоиды. Первый 5 и третий 11 преобразователи кодов обеспечи:вают передачу информации в прямом коде на отрезке синусоидального коле бания от момента перехода через О до достижения точки экстремума и в ннвё ном- иа отрезке синусоиды от точки экстремума до перехода через О. К+2 -и разряд формирователей адресных сигналов 3 и 4 используется для формирования знака цифровой выборки, при этом О соответствует знаку плюс, 1 - знаку минус. Сигналы с выходов знаковых разрядов формирователей адресных сигналов 3,4 поступают на соответствующие входы четвертого комм атора 12. Причем знаковый разряд второго формирователя гцфесного сигналов 4 соединен непосредственно, апервого - через второй инвертор б и третий коммутатор 10, предназначенные для инверсии знака составляющей -js-lnSZt комплекс ного числа по тактовому сигналу с вы формирователя тактовых импульсов 15. Четвертой) кокоиутатор 12 знака служит для подключения знака соответствуюдей цифровой выборки slnS2l HCOSStK управляющему входу второго преобразователя кодов 9 и к выходу устройства. Второй коммутатор 7 обеспечивает последовательное подключение адреса91па исоз9Ч;к адресным шинам-блока памяти 8. При последовательном подключении к адресным шинам блока памяти 8 сигналов адреса цифровой выборки sin SJt, и cos Sit происходит считывание значений выборки с выходов блока памяти 8 в виде А-разрядного числа, причем вначале считывается комплексно-сопряженное число (Re и 3т). Блок памяти 8 используется с полной деишфрацией гщреса. В блоке памяти 8 записаны и хранятся N чисел-отсчетов синусу идального колебания с шагом - В целях уменьшения объема памяти в блоке памяти 8 хранятся отсчеты синусоишл только первого квадранта от О до -2.. Далее происходит преобразование в дополнительный код и выдача числа на выход. Управление работой второго 7 и . четвертого коммутаторов 12 осуществляется сигналами с выхода опорного генератора 13, управление работой первого коммутатора 1 осуществляется сигналами с выхода делителя частоты 14, а управление работой третьего коммутатора 10 осуществляется сигналами с выхода формирователя тактовых сигналов 15. Технико-экономический эффект изобретения состоит в том, что цифровой формирователь частотно-мани11улированных сигналов обеспечивает комплексное представление частотно-маннпулированных сигналов без паразитных зеркальных составляющих в спектре фОрмируелюго сигнала.

ЦИФРОВОЙ ФОРМИРОВАТЕЛЬ ЧАСТОТНО-МАНИПУЛИРОВАННЫХ СИГНАЛОВ, содержащий последовательно соединенные первый формирователь адресных сигнаг лов и первый преобразователь кодов, второй.вход которого соединен со вторым выходом первого формирователя адресных сигналов, установочный вход которого соединен с выходом формирователя сигнала начальной установки , а также опорный генератор и последовательно соединенные блок памяти и второй преобразователь кодов, отличающийся тем, что, с целью сужения спектра частот, введены последовательно соединенные первый инвертор, первый коммутатор, второй формирователь адресных сигналов, третий преобразователь кодов и второй коммутатор, последовательно соединенные второй инвертор, третий и четвер1;ый коммутаторы и последовательно соединенные делитель частоты и формирователь тактовых сигналов, причем вход первого инвертора подклю чен ко второму входу первого коммутатора, выход которого подключен к управляющему входу первого формирователя адресных сигнгшов, третий выход которого подключен ко входу второго инвертора и ко второму входу третьего коммутатора, выход формирователя сигнала начальной установки подключен к установочному входу второго формирователя адресных сигналов второй выход которого подключен ко ,с .второму входу третьего преобразрвате ля кодов, а третий выход - ко второ(Л му входу четвертого коммутатора, выход которого подключен к управляюс щему входу второго преобразователя кодов, выход первого преобразователя кодов подключен ко второму входу второго коммутатора, выход которого подключен ко входу блока памяти, выход опорного генератора подключен к : управляющим входам второго и чет,вер того коммутаторов и ко входу делителя частоты, выход которого подключен ю К стробирующему входу первого комму 4 татора, а выход формирователя тактовых сигналов подключен к упсл . равляющему входу третьего комму4 татора.