Расширитель импульсов Советский патент 1983 года по МПК H03K5/04 

1 .РАСШИРИТЕЛЬ ИМПУЛЬСОВ; со- держащий входную шину, два тригге ра, блок задержки, первый выход которого подключен к,нулевому входу первого триСтера, единичный вход .которого соединен с входной шиной, второй выход блока задержки подклю|Чен к нулевому входу второго тригге ра, единичный вход которого и первый вход блока задержки соединены с выходом первого триггера, о т л.ичающийся тем, что, с целью расширения диапазона длительности формируемых импульсов, в него дополнительно введен третий триггер, нулевой вход которого соединен с первым выходом блока задержки, а выход второго триггера соединен с единичным входом третьего триггера и вто-. рым входом блока задержки, третий и четвертый входы которого соответственно подключены к выходу третьего триггера и входной шине.

be ос

торого соединен с вторым входом бло задержки, третий вход которого соединен с первым входом второго элемета И, второй вход которого подключен к дополнительной входной шине, четвертый вход блока задержки соединен с входом установки в единицу первого разряда и с входом установки в нуль остальных разрядов второго регистра, выходы которого соединены с входами дешифратора/ выход которого является рервым выходом блока задержки, выход i-ro разряда второго регистра является вторым :выходом блока защержки. вой вход которого соединен с первым выходом блока задержки, а выход второго триггера соединен с единичным входом третьего триггера и вторым входом блока задержки, третий и четвертый входы которого соответственно подключены к выходу третьего триггера и входной шине. При этом в расширителе импульсов блок задержки содержит источник тактовых импульсов, два элемента И, два сдвиговых регистра, дешифратор, причем выход источника тактовых импульсов соединен с входами синхронизации регистров, последовательные -входы которых соответственно соединены с выходами первого и второго элементов И, первый вход блока задержки соединен с первымвходом первого элемента И, второй вход которого подключен к выходу первого регистра, вход установки в единицу которого соединен с вторым входом блока задержки, третий вход которого соединен с первым входом второго элемента И, второй вход которого подключен к дополнительной входной шине, четвертый вход блока задержки соединен с входом установки в единицу первого разряда и с входами установки в нуль остальных разрядов второго регистра, выходы которого соединены с входами дешифратора, выход которого является первым выходом блока задержки, выход i-разряда второго регистра является вторым выходом блока задержки. На чертеже представлена структурная схема расширителя импульсов. Расширитель импульсов содержит входную шину 1, триггеры 2 - 4, блок 5 задержки, в который входят источник б тактовых импульсов, элементы И 7 и 8 , регистры 9 и 10, дешифратор 11.

Входная шина 1 соединена с единичным входом триггера 2. Инверсный выход триггера 2 соединен с единичным входом триггера 3 и первым входо

12блока 5 задержки. Инверсный выход триггера 3 соединен с вторым входом

13блока 5 задержки и единичным входом триггера 4, инверсный выход которого соединен с третьим входом

14блока 5 задержки. Четвертый вход

15бЭтока 5-згдержки подключен к входной шине 1. Первый выход 16 блока 5 задержки (выход дешифратора 11) соединен с нулевыми входами триггеров

2 и 4. Второй выход 17 блока 5 задержки , (инверсный i-й выход регистpa 10) соединен с нулевым выходом триггера 3. Шина 18 является дополни.тельной входной шиной. Выходы 19 21 расширителя импульсов соответЬтвенно соединены с прямыми выходами триггеров 2 - 4.

Расширитель импульсов работает следу рщим образом.

До поступления по входной шине 1 импульса, подлежащего расширению, триггеры 2-4 находятся в исходном нулевом состоянии.

При поступлении входного импульса логического нуля происходит последовательное друг за другом переключение в единичное состояние триггеров 2 - 4. Сигналы уровня логического нуля с инверсных выходов триггеров 2 - 4,поступают на входы блока 5 задержки, причем сигналы с инверсных выходов триггеров 2 и 4 соответственно, поступая через входы 12 и 14 блока 5 задержки на элементы И 8 и 7, устанавливают на их выходах сигналы уровня логического нуля. Сигнал уровня логического нуля с инверсного выхода триггера3 через вход 13 блока 5 задержки nocTynaeiT на потенциальный вход установки в единичное состояние первого разряда сдвигового регистра, устанавливая его в состояние :логической единицы. Одновременно входной импульс по входной шине 1 через вход 15 блока 5 задержки поступает на установочные входы установки в состояние логической едини цы первого разряда и в состояние логического нуля всех остальных разрядов сдвигового регистра 10, устанавливая на инверсном выходе первого разряда регистра 10 состояние логической единицы ( уровень логической единицы, а на инверсных выходах остальных разрядрв - состояние нуля (уровень логического нуля). Под действием поступающих с источника 6 тактовых И1«и1ульсов на входы синхронизации с сдвигового регистра 9 тактовых импульсов регистр начинает заполняться 1, т.е. с каждым тактовым импульсом разряды регистра последовательно переключаются в сосг

тояние логической единицы. Так как количество разрядов регистра 9 мало то после его полного заполнения единицами с каждым следующим тактовым импульсом происходит подтверждение его единичного состояния. Одновременно поступающие тактовые импульсы переписывают логическую единицу, установленную в первом разряде регистра 10 из первого разряда в последующие, причем так как на выходе элемента И 8, который подключен к последовательному D-входу регистра 10, уровень логического нуля, то после перезаписи логической ё; иницы из первого разряда во второй в первом разряде устанавливается состояние логического нуля, таким образом, в регистре 10 в каждый момент времени только один разряд находится в состоянии логической единицы. При переключении i-разряда регистра 10 в состряние единицы на его инверсном выходе появляется сигнал уровня логического нуля, который, поступая на вход установки в нуль триггера 3, устанавливает на его инверсном выходе кратковременную :(на время, равное одному периоду тактовых импульсов) установку сигнала уровня логической единицы. При переключении со следующим тактовым импульсом i-разряда регистра в нулевое состояние, под действием сигнала уровня логического нуля с инверсного выхода триггера 2 на инверсном выходе триггера 3 установится снова сигнал уровня логическо го нуля. Сигнал на прямом выходе триггера 3 при этом все рассматриваемое время от момента поступления входного импульса остается без изменения (уровень логической единицы), так как на входе установки в единицу триггера 3 сохра.няется сигнал уровня логического нуля с инверсного выхода тригге- ра 2..

После поступления на регистр 10 п тактовых импульсов все разрядьз регистра 10 установятся в.состояние логического нуля, и, на всех инверсных выходах регистра 10 будут при--еутствовать сигналы уровня логической единицы, которые, поступая на входы дешифратора 11, установят на его выходе и, следовательно, на соединенном с ним выходе 16 блока 5 задержки сигнал уровня логического нуля, который выключает триггер 2, устанавливая на его инверсном выходе сигнал уровня логической единицы. Таким образом, на выходе триггера 2 заканчивается формирование сигнала длительностьюtr, где С - врмя задержки распространения сигнала в сдвиговом регистре 10 от первого до последнего п-го разряда. Кроме того, сигнал уровня логиче кого нуля с выхода 16 блока 5 задержки поступает на вход установки в нуль .триггера 4, устанавливая на его иАверсном выходе, на время действия сигнала с выхода дешифратора 11, сигнал уровня логической единицы. Сигнал на прямом выходе триггера 4 при этом все рассматриваемое Bpezvui от момента поступления входного импульса остается без изменения (уровень логической единицы, так, как на входе установки в единицу триггера 4 сохраняется.сигнал уровня логического нуля с инверсного выхода триггера 3. На входы элемента И 8 после переключения триггера 2 начинают действовать два сигнала уровня логи ческой единицы, которые устанавливают на выходе элемента И 8 сигнал уровня логической единицы, который поступает на последовательный D-вход регистра 10. С поступающими тактовы ми импульсами от источника 6 тактовых импульсов сдвиговый регистр 10 начинает заполняться единицами, . т.е. его разряды начиная с первого последовательно с каждым следующим тактовым импульсом переключается в единичное состояние. После переключения в единичное состояние первого разряда регистра 10 на его инверсном выходе устанавливается сигнал уровня логического нуля, который, поступая на вход дешифратора 11, устанавливает на его выходе снова сигнал уровня логи еской единицы. На нулевой вход триггера 4 перестает действовать сигнал уровня логического нуля, а так как на его единичном входе продолжает присутствовать сигнал уровня логического нуля (. с инверсного выхода триггера 3), то триггер 4 остается в нулевом состоянии и на его инверсном выходе снова подвляется сигнал уров ня логического нуля. При переключении i-ro разряда ре гистра 10 поступающими импульсами синхронизации в единичное состояние на инверсном выходе i-го разряда регистра 10 установится сигнал -уровня логического нуля, который, поступая на нулевой вход триггера 3 выключит его. Таким ббразом, на прямом,выходе триггера 3 закончится Фоомиоование сигнала длительностью тг+т, где Т задержка распространения сигнала в сдвиговом регистре 10 до момента ne ключения i-ro разряда. После выключения триггера 3 прекращается ,действие сигнала уровня логического нуля с его инверсного выхода на вход установки в единицу S первого разряда регистра 9, на последовательный 3) -вход которого поступает сигнал уровня логического нуля с выхода элемента И 7, ,на входе которого присутствует сигнал уровня логического нуля с инверсного выхода триггера 4. Поступающими тактовьоми импульсами происходит последовательное переключение разрядов сдвигового регистра 9 в нулевое состояние. После заполнения регистра 9 нулями, т.е. полного переключения его разрядов в нулевое состояние, с выхода последнего рахряда регистра 9 сигнал уровня логического нуля черв элемент И 8 поступает наD-вход регистра 10, и с поступлением тактовых импульсов начинается последовательное переключение разрядов регистра 10 в нулевое состояние. Через время, равное , где-к, задержка распространения сигнала в сдвиговом регистре 9 от первого до последнего разряда, все разряды регистра 10 установятся в нулевое состояние, на инверсных выходах разрядов регистра 10 установятся сигналы уровня логической единицы, а на выходе дешифратора 11 - сигнал уровня логического нуля, который выключит триггер 4. Таким образом, устрой. ство вернулось в исходное состояние. На прямом выходе триггера 4 за гончит.ся формирование импульса длительностью 2U +Т 4-Тр. Если при включении питания триггеры 2-4 установятся не в нулевое состояние, то под воздействием сигна лов, поступающих с выходов 16 и 17 блока 5 задержки, триггеры 2-4 че-i рез некоторое время, определяемое необходимым количеством тактовых импульсов от источника б импульсов, установятся в исходные нулевые состояния. При отсутствии входных, импульсов по шине 1 возможна задержка входных импульсов, поступающих по шине 18 на блок 5 задержки. Задержка импульсов составляет величину не более +-7;р (задержанный импульс может сниматься с любого разряда регистров 9 и 10).. Это позволяет дополнительно использовать блок 5 задержки для задержки импульсов по шине 18 в промежутки времени, когда расширитель импульсов свободен от формирования Импульсов. Регистр 9 используется для задэржки импульсов по шине 18. Количество разрядов зависит от требуемой величины дозадержки и обычно составляет 1 - 3 разряда, т.е. можно вместо регистра 9 использовать (при первом разряде), например, 15.триггер. Таким образом, при поступлении входного импульса пЪ шине 1 расширитель иьшульсов формирует три импульса длительностью ;:, итГз , где-KI f ; C4«CVZ5/C .

Даниое прстроение расширителя- им.- пульсов позволяет расширить его функциоиальиае возможности за счет увеличеиия количества и расширения.диапазона длительностей формируемых импульсов. .

; В известном устройстве формиру- / ется импульс, длительность которого

равна Г величине задержки блока задержви. В предлагаемом устройстве формируются одновременно три импульса, длительность которых равна Г Ci i -сч -ггр.

Кроме того, в промежутках времени между формированием расширенных импульсов возможна задержка импульсов поступсишцих по шине 18 на время не более Т+тгр.