Квадратор Советский патент 1985 года по МПК G06F7/552 

соединен с входом управления второго тактователя, а второй вход - с вторым входом второго элемента ИЛИ и выходом второго формирователя импульсов .

2. Квадратор по п.1, о т л и-, чающийся тем, что блок синхронизации содержит генератор импульсов, распределитель импульсов, генератор одинаковых импульсов триггер, два коммутатора, элемент НЕ, выход генератора импульсов соединен с первым выходом блока синхронизации и входом распределителя импульсов, первый выход которого соединен с четвертым выходом блока синхронизации, а второй выход соединен с третьим выходом блока синхронизации, информационным входом триггера и информационным входом генератора одиночных импульсов, управляющий вход которого соединен с выходом первого коммутатора, первый вход которого соединен с земляной шиной, а второй вход через элемент НЕ подключен к земляной шине, выход, генератора

подключен к входу второго коммутатора, первый выход которого соединен с управляюпщм входом триггера,прямой выход которого подключен к второму выходу блока синхронизации,второй i выход второго коммутатора соединен с пятым выходом блока синхронизации.

3. Квадратор по п.1, о т л и чающийся тем, что тактователь содержит два элемента НЕ, элемент ИЛИ и два элемента И-НЕ, первый вход первого элемента И-НЕ соединен с информационным входом тактователя и первым входом элемента ИЛИ, выход которого соединен с первым входом второго элемента И-НЕ, выход которог соединен с вторым выходом тактователя и вторым входом первого элемента И-НЕ, выход которого через первый элемент НЕ соединен с первым выходом тактователя и с вторым входом второго элемента И-НЕ, управляющий вход тактователя через второй элемент НЕ - с вторым входом элемента ИЛИ.

1. КВАДРАТОР, содержащий три элемента задержки три элемента ИЛИ, три элемента И, отличающийся тем, что, с целью расширения области применения за счет возможности работы с числами, представленными как в цифровой, так и в аналоговой форме, в него введены первый и второй сдвиговые регистры, сумматор. Триггер, коммутатор, первый и второй тактователи импульсов, блок синхронизации, два формирователя импульсов, выход первого регистра сдвига соединен с первым входом сумматора, выход которого подключен к информационному входу первого, сдвигового регистра, вход синхронизации которого соединен с входом синхронизации второго регистра сдвига и первым выходом блока синхронизации, второй выход которого соединен с управляющими входами первого и второго регистров сдвига, информационные входы которых подключены к нулевой шине устройства, выход второго регистра сдвига соединен с инверсным входом сброса триггера и с первым входом первого элемента ИЛИ, в-opoii вход которого соединен через первый элемент задержки с прямым выходом триггера, информационный вход.второго регистра сдвига соединен с выходом первого элемента И, первый и второй входы которого соединены соответственно с выходом первого элемента ИЛИ и с инверсным выходом триггера, информационный вход которого соединен с первым выходом, первого тактователя импульсов, второй выход которого соединен с первым входом второго элемента И, выход которого подключен к второму входу сумматора, а второй вход соединен с выходом коммутатора, управляющий вход которого соединен с выходом (Л второго тактователя импульсов, информационный вход которого соединен с информационным входом первого тактователя и третьим выходом блока в синхронизации, четвертый выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого 00 через второй элемент задержки подключен к выходу второго регистра о сдвига, выход третьего элемента ИЛИ (Х соединен с вторым информационным 90 входом коммутатора и через третий сл элемен г задержки - с первым информационным входом коммутатора, пятый выход блока синхронизации соединен с входом запуска первого и второго формирователей импульсов, информационные входы которых являются информационными входами устройства, выход первого формирователя импульсов соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом управления первого тактователя и с первым входом третьего элемента И, кыход которого

1

Изобретение относится к автоматике и вычислительной технике и предназначено для возведения в квадрат либо для формирования суммы квадратов двух величин, представленных в цифровой или аналоговой форме представления информации.

Цель изобретения - расширение области применения за счет возможности работы с числами, представленными как в цифровой, так и в аналоговой форме.

На фиг. 1 изображена структ.урная схема предлагаемого квадратора; на фиг. 2 - структурная схема блока синхронизации и тактователя импульсов .

Квадратор (фиг.1) содержит регистры 1 и 2 сдвига, сумматор 3, триггер 4, элементы ИЛИ 5-7, элементы И 810, элементы 11-13 задержки на такт, коммутатор 14, блок 15 синхронизации тактователи 16 и 17 импульсов, формирователи 18 и 19 импульсов, информационные входы 20 и 21 устройства.

Блок (фиг.2) содержит триггер 22, генератор 23 импульсов, распределитель 24 импульсов, генератор 25 одиночных- импульсов, коммутаторы 26 и 2 элемент НЕ 28, выходные шины 29-33.

Тактователь 16 или 17 импульсов (фиг. 2) содержит два элемента И-НЕ 34 и 35, два элемента НЕ 36 и 37, элемент ИЛИ 38, два входа 31 и 39, два выхода 40 и 41.

Квадратор работает следующим образом.

В исходном состоянии коммутатором 27 блока 15 синхронизации подключают выход генератора 25 одиночных импульсов к информационному входу триггера 22. Генератор 23 импульсов блока 15 синхронизации формирует последовательность тактовых импульсов, из которых п-разрядный распределитель 24 импульсов формирует п последовательностей импульсов длителностью, 1/f, периодом T Tni/f и сдвинутых друг относительно друга на время f 1/f, где f - частота тактовых импульсов генератора 23, п количество разрядов регистров 1 и 2 сдвига. Коммутатором 26 .подают 1:игн логической 1 с выхода элемента НЕ 28 на вход запуска генератора 25 одиночных импульсов, на вькоде которого выделяется одиночный импульс из последовательности Ц -го разряда распределителя 24 импульсов Выходной импульс генератора 25 одиночных импульсов через коммутатор 27 поступает на информационный вход триггера 22, устанавливая его в еди ничное состояние. Сигнал логической 1 прямого выхода триггера 22 поступает на входы управления регистров 1 и 2 сдвига, которые под действием тактовых импульсов, поступающих с .первого выхода блока 15 синхронизации, устанавливаются в нулевое состояние, поскольку на их входе ввода данных действует сигнал логического О. Триггер 4 устанавливается в нулевое состояние нул вым сигналом, сдвигаемым с: выхода регистра 2 сдвига. Таким образом, в исходном состоянии регистры 1 и 2 сдвига, а также триггер 4 находятся в нулевом состоянии. В исходном сос тоянии при нулевом сигнале на входе управления коммутатор 14 подключает выход элемента ИЛИ 7 по второму вхо ду элемента И 9. Режим вычислений устанавливается коммутатором 27 путем подключения выхода генератора 25 одиночных импульсов к входам запуска формирователей 18 и 19 импульсов. Вычисления в квадраторе начинаются после запус ка с помощью коммутатора 26 генератора 25 одиночных импульсов, выходной импульс которого запускает формирователя 18 и 19 импульсов. На выходах формирователей 18 и 19 импульсов формируются импульсы, длительность которых пропор1щональна сигналам (аналоговым или цифровым) , действующим на информационных входах 20 и 21 устройства. Если длительность вькодных импуль-50 сов формирователей 18 и 19 импульсов различна, то наибольший по длительности импульс выделяется на выходе элемента ШШ 6, а импульс меньшей длительности - на выходе элемента И 10, под действием которого такто- ватель 17 импзльсов формирует из последовательности импульсов О -го 55 54 разряда распределителя 24 импульсов строб пачки импульсов, количество которых пропорционально наименьшей величине, действующей на одном из информационных входов 20 или 21 устройства. Строб тактователя 17 импульсов переключает коммутатор 14 в состояние,в котором выход элемента 13 задержки подключается к второму входу элемента И 9. Под действием наибольшего импульса выхода элемента ИЛИ 6 и поиледовательности импульсов П -го разряда распределителя 24 импульсов тактователь 16 импульсов формирует на первом выходе строб пачки импульсов, а на втором выходе пачку импульсов, количество которых пропорционально наибольшей величине, действующей на одном иэ информационных входов 20 или 21 устройства. Строб первого выхода тактователя 16 импульсов открывает элемент И 9, а пачка импульсов второго выхода тактователя 16 импульсов поступает на информационный вход триггера 4. Первый импульс пачки устанавливает в единичное состояние триггер 4 в п-м такте (соответствующему сдвигу разрядов кодов с выходов регистров Iи 2 сдвига). Установка триггера 4 в единичное состояние приводит к формированию на его инверсном выходе нулевого сигнала, блокирующего элемент И 8, а на прямом выходе - единичного сигнала, который спустя время задержки элементом I1задержки на такт начинает действовать через элемент ИЛИ 5 на первом входе элемента И 8. Под действием тактовых импульсов первого выхода блока 15 синхронизации с выхода регистра 2 сдвига в первом такте сдвигается младший разряд начального нулевого кода, сигнал которого поступает на инверсный вход сброса триггера 4 и устанавливает его в нулевое положение. В нулевом состоянии на инверсном выходе триггера 4 формируется единичный сигнал, который снимает блокировку элемента И 8. Благодаря задержке на такт элементом 11 сигнтла прямого выхода триггера 4 на выходе элемента И 8 формируется импульсный сигнал, который в первом такте записывается в качестве младшего разряда кода в регистр 2 сдвига под действием тактовых импульсов первого выхода блока 15 синхронизации. В течение первого такта выходной сигнал первого разряда распределите ля 24 импульсов, действующий на чет вертом выходе блока 15 синхронизаци поступает через элемент ИЛИ 7 на вход элемента 13 задержки. В следующем такте выходной сигнал элемента 13 задержки через коммутатор 14, элемент И 9, сумматор 3 поступает на информационный вход регистра 1 сдвига. Под действием тактовых импульсов первого выхода блока 15 синхронизации во втором такте в регистр 1 сдвига записывается единичный сигнал в качестве второго разряда кода. В течение последующих тактов с второго до п-го, разряды кодов с первого по п-й под действием T iKTOBbK импульсов первого выхода блока 15 синхронизации сдвигаютс на выход регистров 1 и 2 сдвига. Таким образом, после первого шаг вычислений в течение п-тактов в регистрах сдвига 1 и 2 формируются соответственно двоичные коды квадратной функции 2 х 2 и аргумента Х| 1 . На втором и последующих шагах вычислений до окончания дейст вия наименьшего импульсного сигнала на выходах формирователей 18 и 19 импульсов устройство формирует в регистрах 1 и 2 сдвига соответствен но двоичные коды квадратичной функции и аргумента согласно ,соотношени 2 ., + 4 х,,. + 2 , (1 где х- и - значения аргумента квадратичной функци на i и i-1 шагах вы лений соответственно. Например, установка триггера 4 в единичное состояние i-м импульсом пачки, действующей на втором вькоде тактователя 16 импульсов, обеспечивает формирование в регистрах 1 и 2 сдвига двоичных кодов величин 2 X; и х- соответственно, согласно соотношению (1), следующим образом. Под действием тактовых импульсов первого выхода блока 15 синхронизации на первый вход сумматора 3 сдвигается двоичный код величины 2 X ;.. квадратичной функции на предьщущем шаге вычислений а с выхода регистра 2 сдвига через элементьЕ 12 и 13 задержки на такт, элементы ИЛИ 7, И 9, и коммутатор 14 на второй вход сумматора 3 сдвигается двоичный код аргумента 4 х Последовательная задержка элементами 12 и 13 задержки на два такта обеспечивает сдвиг на два разряда двоичного кода аргумента на предыдущем шаге вьгаислений по отношению к двоичному коду функции 2 х , сдвигаемому с выхода регистра 1 сдвига. Сумматор 3 формирует согласно соотношению (1), двоичный код квадратичной функции 2 х на i-м шаге вычислений, который последовательно, начиная с младшего разряда, сдвигается с выхода сумматора 3 в регистр 1 сдвига. Сигнал двух единиц мпадшего разряда поступает с четвертого выхода блока 15 синхронизации через элементы ИЛИ 7, И 9, элемент I3 задержки и коммутатор 4 на второй вход сумматора 3 . В это время в регистре 2 двоичный код величины х;., увеличивается на единицу. Действительно,установка триггера 4 в единичное состояние обеспечивает разрыв цепи циркуляции кодов с выхода регистра 2 сдвига на его вход, так как элемент И 8 закрыт нулевым сигналом инверсного выхода триггера 4. Следовательно, до возврата триггера 4 в нулевое состояние в младшие разряды кода регистра 2 сдвига записываются нулевые сигналы. Триггер 4 вернет в нулевое состояние первый, начиная с младшего разряда, нулевой сигнал кода, который сдвигается с выхода регистра 2 сдвига. Переход триггера 4 из единичног5 состояния в нулевое приводит к формированию на выходе элемента И 8 импульсного сигнала, благодаря задержке элементом 11 задержки единичного сигнала прямого выхода .триггера 4 его предьщущего состояния. Следовательно, вместо сдвигаемого с выхода регистра 2 сдвига нулевого сигнала на информационный вход регистра 2 сдвига поступает единичный сигнал с выхода элемента И В. Остальные разряды двоичного кода, сдвигаемого с выхода регистра 2 сдвига, переписываются в регистр 2 сдвига без изменения через элементы ИЛИ 5 и И В, так кяу 7 триггер 4 находится в нулевом состо Таким образом, двоичный код в ре гистре 2 сдвига на каждом шаге вычислений увеличивается на единицу и соответствует количеству импульсо действующих на втором выходе тактователя 16 импульсов. После окончания действия наимень шего импульса на выходе формирователя 18 или 19 импульсов элемент И 10 закрывается и на выходе тактователя 17 устанавливается нулевой сигнал. Нулевой сигнал первого выхо да тактователя 17 импульсов обеспеч вает возврат коммутатора 14 в исход ное состояние, в котором выход элемента ИЛИ 7 подключается к второму входу элемента И 9, на первом входе которого продолжает действовать строб выхода тактователя 16 импульсов до окончания действия наибольшего импульса на выходе формировате ля 18 или 19 импульсов. На интервале времени от момента окончания наименьшего до момента окончания наибольшего импульса на выходах формирователей 18 и 19 импульсов устройство формирует сумму квадратов двух величин согласно следующему соотношению y-t, + х (уГ+ х ) + 2у.+ 1 где X - наименьшая входная величина;у - наибольшая входная величин К моменту окончания наименьшего импульса (соответствующего наименьшей входной величине) в регистре 1 сдвига формируется согласно соотнош нию (1) двоичный код 2х удвоенного значения квадрата наименьшей величины, а в регистре 2 сдвига - дво ичный код X наименьшей величины. Допустим, что наименьший импульс величины X окончится на i-м шаге вычислений, тогда и . Поэтому после i-ro шага вычислений в регистре 1 сдвига содержится двоичный код величины 2х у, + х, а в регистре 2 сдвига-двоичный код величины у- , который с помощью элемента 12 задержки удваивается. На элемента ИЛИ 7 формируется последовательный двоичный код величины 2 у + 1, так как в мпадший разряд кода записывается единичный сигнал четвертого выхода блока 15 858 синхронизации. Последовательный двчичный код величины 2 у,- + 1 поступает с выхода элемента ИЛИ 7 через коммутатор 14 и элемент И 9 на второй вход сумматора 3, на первый вход которого с выхода регистра 1 сдвига сдвигается яоследовательный двоичный код величины у + х . Результат суммирования, который согласно соотношению (2) равен величине у, + х , записывается, начиная с младшего разряда, в региатр 1 сдвига под действием тактовых импульсов первого выхода блока 15 синхронизации. В то же время на (i+ 1)-м шаге вычислений в течение п тактов двоичный код в регистре 2 сдвига в процессе перезаписи с выхода на вход через элементы ИЛИ 5 и И 8 увеличивается на единицу как было ранее описано. На всех последующих шагах вычисления вьшолняются аналогичным образом до момента окончания наибольшего импульса входной величины у. В этом случае на выходе элемента ИЛИ 6 устанавливается нулевой сигнал, который устанавливает на первом и втором выходах тактователя 16 импульсов нулевые сигналы. Нулевой сигнал первого выхода тактователя 15 импульсов блокирует элемент И 9. В регистре 1 сдвига динамическим способом путем циркуляции двоичного кода через сумматор 3 фиксируется сумма квадратов двух входных величин у«+ х в регистре 2 сдвига запоминается динамическим способом путем циркуля кода через элементы ИЛИ 5 и И 8 двоичный код наибольшей входной величины у. Тактователь 16 или 17 импульсов работает следующим образом. На вход 31 поступает последовательность импульсов, а на вход 39 сигнал управления. В случае отсутствия сигналов упавления на входе 39, на выходе лемента НЕ 36, устанавливается сигнал огической 1, поступающей через лемент -ИЛИ 38 на один из входов лемента И-НЕ 34. Во время паузы ежду импульсами на входе 31 на ыходе элемента И-НЕ 35 формируется игнал логической 1, который совестно с единичным сигналом выхода лемента ИЛИ 38 устнавливает на выходе элемента И-НЕ 34 сигнал логического О, блокирующий элемент И-НЕ 35 во время действия импульса на входе 31. Сигнал логической 1 выхода элемента И-НЕ 35 поддерживает сигнал логического О на выходе элемента НЕ 37.

В действия единичного сигнала на входе 29 управления на выходе элемента НЕ 36 устнавливается сигнал логического О.Во время паузы между -импульсами на входе 31 на выходе элемента ИЛИ 38 устанавливается сигнал логического 0, формирующий на выходе элемента И-НЕ 34 единичный сигнал строба, который пропускает последовательность импульсов входа 31 через элементы И-НЕ 35 и НЕ 37 на выход тактователя импуль8510

сов. В этом режиме во времй действия импульса на входе 31 нулевой сигнал на выходе элемента И-НЕ 35 блокирует элемент И-НЕ 34, на выходе которого поддерживается сигнал логической 1 строба.

Таким образом, предлагаемый квадратор может использоваться в режиме

формирования квадратичной функции, если на одном из входов 20 или 21 устройства поступает входной сигнал (аналоговый или цифровой), а на другом информационном входе устройства

действует нулевой сигнал. Если сигналы на входах 20 и 21 квадратора действуют одновременно, то квадратор формирует двоичный код суммы квадратов двух входных величин.