Устройство преобразования временных интервалов в двоичный код для процесса сбора,обработки и передачи многоканального потока информации Советский патент 1983 года по МПК H03K13/17 

Изобретение относится к вычислительной т.ехнике и может использовать ся при конструировании вычислительных машин и систем. Известно устройство преобразования временных интервалов в двоичный код для процесса сбора, обработки и передачи многоканального потока информации, содержащее регист адреса массива двоичных кодов, регистр адреса обработки, регистр конечного адреса обработки, блок сравн ния, буферный регистр, счетчик и дешифратор, причем входы регистра адре са обработки, ретастра адреса массива двоичных кодов и регистра конечного адреса обработки соединены с шиной чтения и шиной импульсов записи процессора, а выход регистра ад реса обработки соединен с первым входом блока сравнения и входом процессора, выход регистра ещреса массива двоичных кодов подключен к процессору, выход регистра конечного адр са обработки соединен с вторым входом блока сравнения, выход которого соёди нен с входом процессора, первый вход буферного регистра подключен к шине импульсов записи, а его водод соединен с входЪм процессора, шина импзгльCQB записи через счетчик и дешифратор соединена с входом процессора, блок скорости канала, блок дополнения до бита, блок остатка преобразования и блок временного интервала, причем первые их входы соединены с шиной чтения, а вторые - с шиной импульсов записи процессора, выход регистра скорости соединен с третьим входом ре гистра дополнения до бита, выход которого подключен к входу процессора и третьему входу регистра временного интервала, выход которого соединен с вторым входом буферного регистра и входом процессора, выход буферного регистра остатка соединен с входом процессора С13. Недостатком указанного устройства является сравнительно низкий уровень достоверности информации, не удовлетворяющий возросшего требования к параметру достоверность информации при создании средств вычислительной техники управления промышленными объекта ми. На промьшшенных объектах задача защиты информации от помех осложняется из-за значительного количества всевозможных энергоуста.новок, свароч ного производства и т.д. Вместе с тем возрастает и.требование к достоверности информации до уровня ICTV Цель изобретения - пбвьшение досто верности инфоряиации и быстродействия Поставленная цель дост гаетЬя тем, что в устройство преобразования временйых интервалов в двоичный код для процесса сбора, обработки и передачи многоканального потока инфор мации введены блок контроля, запоминаквдее устройство, счетчик бит, блок анализа остатка, счетчик запрета регистр интервала и преобразователь кода, первые входы которого соединены с выходом блока временного интервала., выходы преобразователя кодов соединены с первыми входами счетчика бит, выходы блока анализа остатка соединены с первыми входами блока анализа остатка, а выходы блока анализа остатка соединены с третьими входами счетчика бит, с четвертыми входами процессора и входом счетчика запрета, выходы счетчика.запрета соединены с пятыми входами процессора, вторыми входами запоминающего устройства и вторыми входами счетчика бит, а выходы счетчика бит соединены с третьими входами процессора, выходы регистра интервала соединены свтороми входами блока анализа остатка, выходы блока контроля подключены к второму Входу про- / цессора, а выходы запоминающего устройства подключены к первым входам процессора, выходы процессора подсоединены к первым входам запс 1инакхцего устройства, вторым входам блока контроля, входу регистра интервала и к вторым нходс1м преобразователя кодов. Введенные блоки реализуют алгоритм контроля, который основан на применении матричного контроля в комбинации с методом предварительного анализа. Метод предварительного анализа основан на анализе байтов инфОЕ 4ации, не свернувшихся на четность. На чертеже приведена функциональная схема предлагаемого устройства. Устройство состоит из регистра 1 адреса обработки, осуществляющего хранение очередного адреса массива временных меток кангша,регистра 2 конечного адреса обработки, в котором хранится конечный адрес массива ,51ременных меток канала, преобразуемого в двоич11ый код, регистра 3 адреса массива двоичных кодов, фиксирующего адреса, по которым в процессор 4 осуществляется запись двоичных ко-дов, полученных в процессе преобразования массива временных меток, блока 5 сравнения, который реализует функции сравнений на равенство, записанных в регистре 1 адреса обработки и регистре 2 конечного адреса обработки, блока б скорости каканала осуществляющего хранение кода длительности бита, определяющего скорость передачи данного канала, блока 7 остатка преобразования. в котором хранится значение 1 и код остатка предыдущего бита блока 8 дополнения до бита, осуществляющего в процессе преобразования хранениекода дополнения до бита, блока 9 временн61о интервала, в кот ром хранится состояние временного интервала О или 1, код длительности временного интервала и значен бита О или 1, полученного в про цессе преобразования временных инте Еалов в .двоичный код, буферного регистра 10, в котором до занесения |В процессор 4 накапливаются двоичны |кодыг полученные в результате преЬб зования временных меток, счетчика 11, подсчитывающего число битов, за писываемьк в буферный регистр 10, д шифратора 12, фиксирующего момент Зсшолнения буферного регистра 10 в процессе преобразования, блока 13 контроля, выполняющего контроль дан ных, запоминающего устройства 14, хранящего адреса ячеек с информацие об анализируемом байте, счетчика 15 бит, осуществляющего накапливание к личества принятых бит исследуемохО байта, блока 16 анализа остатка, ос ществляющего сравнение остатка с за данньвл допустимым значением бита, счетчик;а 17 запрета, подсчитывающег количество битов с измененными знаками, преобразователя 18 кодов преобразует код разности значений моментов времени в количестве бит в соответствии с кЬнстантой скорости обслуживаемого канала связи, ишн 19 связывающих счетчик II с дешифраторся4 12, шины 20 выходной дешифратора 12, соединяющей его с процессором 4, шины 21 выходного блока 5 сравнения, соединяющей его с процес сором 4, шины 22 импульсов записи процессора 4, соёЗдинякядёЙ его с регистром 1 o6pia6oTKH регистро 2 конечного адреса обработки, регис ром 3 массива двоичных кодов, блоком б скорости канала, блоком 7 остатка преобразования, блоком 8 допо нения до бита, блоком 9 временного интервала, буферным регистром 10 и счетчиком 11, адресных шин 23, связвюакяцих регистр 1 адреса обработки с входом процессора 4 и первьм входом блока 5 сравнения выходных кодовых шин 24, связывающих выход регистра .2 конечного адреса обработки с вторим входом блока 5 сравнения, адресных шин 25, kOTOpje связывают регистр 3 адреса массива двоичных кодов с входом процессора 4, кодовых шин 26 чтения, по которым из процессора 4 осуществляется запись информации в регистр 1 адреса обработки, регистр 2 конеч ного адреса обработки, регистр 3 ма сива двоичных кодов, блок б скорости канала, .блок 7 остатка преобразования, блок 8 дополнения до бита, блок 9 временного интервала, запоминающее устройство 14, блок 13 контроля, регистр 3 интервала и преобразователь 18 кодов, кодовых шин 27, по,которым двоичные коды, полученные в результате преобразования.и хранящиеся в буферном регистре 10, записываются в лроцессор 4, вы ходннх кодовых шин 2В, которые соединяют выход блока б скорости с входом блока 8 дополнения до ёйта, выход ньрс кодовых шин 29, связывающих блок 8 дополнения до бита с входами блока 9 временного интервала и процессора 4, выходных кодовых шин 30, соединяющих блок 7 остатка преобразования с входом процессора 4 и блоком 16 анализа остатка, выходных кодовых шин 31, которые соединяют выход блока 9 временного интервала с входами прюцессора 4, буферного регистра 10 и преобразователя 18 кодов, выходы преобразователя 18 соединены с первыми входами счетчика 15 бит, а выходы блока 16 анализа остатка соединены с третьими входами счетчика 15 бит, с четвертыми входами процессора 4 и входом счетчика 17 запрета, выходы счетчика 17 запрета соединены с пятыми входами процессора 4, вторыми входами,запоминающего устройства 14 и вторыми входами счетчика 15 бит, а выходы счётчика 15 бит соединены с третьими входами процессора 4, выходы регистра интерва- . ла 32 соединены с вторыми входами блока 16. анализа остатка, выходы блока 13 контроля подключе ны к второму входу процессора 4, выходы запоминающего устройства 14 подключены к первым выходам процессора 4. Устройство работает следующим образом. В процессоре 4 формируется массив временных меток, отражающий изменения состояний данного канала во времени. Массив представляет собэй совокупность записей состояния канала в сопровождении кода текущего времени. Устройство управления процессора 4 ;последовательно по шинам 22 импульсов записи вырабатывает сигналы, по которым по кодовыг шинам 26 чтения переписывается информация, задающая режим работы, из процессора.4 в устройство. Затем в процессор 4 по адресным шинам 23 переписывается из регистра 1 адреса обработки код адреса, по которому устройство управ.ления процессора 4 осуществляет i чтение начальной ячейки массива временных меток, при этом в процессоре 4 получаем код первого момента изменения состояния канала t и соетояние канала О или 1. По-сигналу устройства управления процессора, 4, который поступает по шинам 22 импульсов записи, в блок 9 временного интервала из процессора 4 по. кодовым шинам 26 чтения переписывается состояние канала, после чего на регистр 1 адреса обработки поступает сигнал из процессора 4 и формирует в нем код- адреса следукидей ячейки массива временных меток. Код нового адреса, по которому устройство управ ления процессора 4 осуществляет чтение следующей ячейки массива временных меток, поступает по адресным шинам 23 в процессор 4 и в нем получаем код времени второго момента изменения состояния канала tj и состоя ние канала в этот момент. В процессе ре 4 осуществляется вычисление кода длительности временного интервала. . представляющего собой разность значений кодов моментов В1 емени ij и i, Полученный результат по сигналу устройства управления процессора 4, пос тупающему по шинам 22 импульсов запи си, переписывается в блок 9 временного интербала. После этого в процес сор 4 по выходным кодовым шинам 29 осуществляется перезапись кода Д9пол нения до бита иэ блока 8 дополнения до бита и производится сравнение величин кодов длительности полученно го временного интервала и дополнения до бита. Если при этом величина длительности временного интервала больше или равна величине дополнения до бита, то дальнейшая работа устрой ства осуществляется следующим образом. В процессоре 4 производится вычис ление разности значений временного интервала и дополнения до бита, полу ченное значение разности по сигналу устройства управления процессора 4, поступающему по шинам 22, запиёыват ется в блок 9 временного интервеша, после чего в процессор 4 по выходным кодовым шинам 30 и 31 соответственно заносится код остатка из блока 7 остатка преобразования и код дополнения до бита ИЭ блока 8 дополнения до бита. В процессоре 4 производится сравнение величины остатка и дополнения до бита. Воли величина дополнения до бита меньше величин остатка, то устройство управления npouesccopa 4 вырабатывает сигнал, поступаюсдай по шинам 22 импульсов за писи, по которому в блоке 9 временного интервала формируется значение бита, после чего устройртво управления процессГора 4 вырабатывает сигналы, один из которых устанавливает в О блок 7 остатка преобразования, другой сигнал по шине 22 импульсов записи поступает в блок 8 дополнения до бита и осуществляет по выходным кодовым шинам 28 перепись в последний кода длительности бита Н.э блока б скорости, третий сигнал по шинам 22 осуществляет запись в ; первьй разряд буферного регистра 10 из блока 9 временного интервала хранящегося в нем бита, полученного в результате преобразования временного интервала. Затем устройство управления процессора, 4 вырабатывает сигнал, который осуществляет сдвиг на один разряд в буферном регистре 10 и увеличивает на единицу содержимое счетчика 11. После этого снова осуществляется сравнение величин временного интервала и дополнения до бита. Если величина временного интервала больше величины дополнения до бита, устройство осуществляет работу аналогично описанному до тех пор, пока величина дополнения до бита не станет больше величины длительности временного интервала. Если при сравнении в процессоре 4 величин дополнения до бита и остатка преобразования, величина дополнения до бита оказывается больше величины остатка, то устройство управления прюцессора 4 вырабатывает по шинам 22 импульсов записи сигнал, который осуществляет перепись состояния остатка из блока 7 остатка преобразования в блок 9 временного интервала, после чего работа устройства ;Продолжается как и в предыдущем случае. Если при сравнении кодов длительности временного интервала и кода дополнения до бита величина Дгштельности будет меньше величины дополнения до бита, то в процессор 4 по выходным кодовым шинам 30 из блока 7 остатка преобразования переписывается код остатка и производится перепись состояний остатка из блока 7 остатка преобразования и временного интервала из блока 9 временного интервала. Если состояние остатка и временного интервала совпадают, в процессоре 4 происходит сложение ве:личин остатка и длительности вре менного интервала. Результат сложе|Ния по сигналу устройства управления процессорам, вырабатываемому по шинам 22 импульсов записи, переписывается в блок 7 рстатка преобразования. После этого в процессор 4 по кодовым шинам 29 из блока 8 дополнения до бита переписывается код дополнения до бита и производится вычисление разности значений дополнения до бита и временного интервала. Полученный результат переписывается в блок 8 дополнения до бита. Если состояние остатка и временного интервала не совпадают и при этом .величина остатка больше или равна длительности временного интервала, то в процессоре 4 происходит вычитание длительности временного интервала из величины остатка, а в дальнейшем работа устройства происходит как ив, предыдущем случае. Если состояние остатка и временного интервала не совпада1йт п при этом величина остатка меньше величи1Ш длительности вре« манного интервала, то из величины длительности временного интервала вычита ется величина остатка. Дальнейшая работа устройства происходит как и в пр дащущих случаях, за исключением того что в момент переписи из процессора 4 в.блок 7 остатка из блока 9 временног интервала в этот же блок переписывается состояние временного интервала. Следующий цикл работы устройства про исходит аналогично описанному. Двоичные разряды, полученные в ре зультате последовательных преобразований временных интервалов, накаппивакягся в буфернс регистре, одновременно счетчик 11 осуществляет подсче количества битов, поступающих в буфе ный регистр 10 и в момент, когда количестево принятых в буферный регистр 10 битов будет равно количеству разрядов ячеек процессора 4, дешифратор 12 по шине 20 выходной дшаифратора вырабатывает сигнал в устройство упг равЛения процессора 4, по которому в конце очередного цикла работы, согласно кода адреса, записанного в регистре 3 адреса массива двоичных разрядов, в массив двоичных разрядов процессора 4 из буферного регистра 10 переписываются коды, полученные в Процессе преобразования. Далее устройство управления процессора 4 вырабатывает сигнал, увеличивающий оодержимое регистра 3 адреса массива двоичных кодов на единицу, после чего начинается очередной цикл преобразования. Процесс преобразования продолжается до тех пор, пока блок 5 сравнения не зафиксирует равенство кодов, записанных в регистре 1 адреса обработки и регистре 2 коне ного адреса обработки. В этом случае блок 5 сравнения по шине 21 выходной блока сравнения посылает в устройство управления процессора 4 сигнал, по которому в конце очередного цикла работы устройства преобразования временных интервалов в двоичные коды устройство управления.процессора 4 по кодовым шинам 29 и 30 осуществляе :запись в процессор 4 кодов дополнени до бита из блока 8 дополнения до бита, кода и состояния остатка из блока 7 остатка преобразования, которые будут использованы при последующих преобразованиях массива временных меток данного канала. В центральном процессоре 4 по мер принятия байт из буферного регистра 10 формируются байты информации. Производится побайтная синхронизаци в процессоре 4. Сформированные байты передаются в блок 13 контроля ,принимаемых пакетов, который.осущёствляет матричный, контроль. Блок 13 контроля состоит из стандартных схем свертки на четность по байтам и вертикальным столбцам принимаемого блока данных. Параллельно с ПОСЕШКОЙ байта из центрального процессора 4 : в блок 13 контроля происходит последовательная перепись и регистрация адресов ячеек памяти, в которых записаны времена изменений состояний канала, относящиеся к контролируемому биту, в регистровое запоминающее устройство 14. В случае несвертки какого-то байта по четности блок 13контроля вырабатывает импульс, по которому в процессоре 4 происходит запрет чтения содержимого регистра 3 адреса массива двоичных кодов. По этому же сигналу происходит перепись содержимого запоминающего устройства 14 в процессор 4. Устройство управления процессора 4 осуществляет чтение начальной ячейки массива временных меток испорченного байта информации, при этом в процессоре 4 получаем код момента состояния канала начала испорченного байта. По сигналу устройства управления процессора 4, который выдается им после считывания первого адреса из запоминающего устройства 14, происходит считывание следукяцегО адреса из запоминающего устройства 14в процессор 4 по адресным шинам контроля. В процессоре- 4 получаем код длительности временного интервала, представляющий собой разность значений кодов моментов времени начала байта t и следующего изменения знака этого же байта t T.e.,. Полученный результат по сигналу устройства управления процессора 4, поступающему по шинам 16 импульсов записи, переписывается в блок 9 временного интервала. В блок 7 остатка преобразования заносится код остатка, полученного в результате преобразования в процессоре 4. По шинам 30 код остаткапоступает в блок 16 анализа остатка, который состоит из двух схем сравнения. На вход блока 16 анализа остатка поступает код значения из регистра 3 интервала. Значение it определяется процессором 4 на основании статистического анализа сяиибок. Полученное оптимальное значение at переписывает в регистр 32 интервала.. В блоке 16 аисшиза остатка производится проверка условия сГ/2-л1 1з Н сЛ/г+at. При выполнении этого условия в процессор 4 по шине от счетчика запрета посылается сигнал 6 замене знака, исследуемого бита на . противоположный. Одновременно из блока 16 анализа интервала поступает сигнал на счетчик 15 бит, в который записано количество полученных бит

УСТРОЙСТВО ПРЕОБРАЗОВАНИЯ ВРЕМЕННЫХ ИНТЕРВАЛОВ В ДВОИЧНЫЙ КОД . ДЛЯ ПРОЦЕССА СБОРА, ОБРАБОТКИ И ПЕРЕДАЧИ МНОГОКАНАЛЬНОГО ПОТОКА ИНФОРМАЦИИ ПО .св. №497725, о т л и ч а ю щ е е с я тем, то, с целью повшоения достоверности информации и быстродействия, в него введены блок контроля, запоминающее устройство , счетчик бит, блок анализа остатка, счетчик згтрета, регистр интервала и преобразователь кодов, первые,входы которого соединены с выходом блока временного интервала, выходы преобразовЬтеля кодов соединены с первыми входами счетчика бит, выходы блока, анализа остатка соединены с первыми входами блока анализ остатка, а выходы блока «анализа : остатка соединены с третьими .входами счетчика .бит, с четвертыми входами пррцессора и входом счетчика запрета, выходы счетчика запрета соединены с пятыми входами процессора, вторыми входами запоминающего устройства и вторыми входами счетчика бит, а выхода счетчика бит соединены с третьими входами процессора, выходы регистра интервала соединены с вторыми BXO-J дами блока анализа остатка, выходы 1сл блока контроля подключены к второму входу процессора, а выходы запоминаю-; щего устройства подключены к пёрвьм входс1м процессор, выходы процессора подсоединены к первым входам зеломинающего устройства, вторым входам блока контроля, входу регистра интерiвала и к вторым входам преобразователя кодов. СП 4 СО