Устройство задержки импульсов Советский патент 1983 года по МПК H03K5/13 

входом четвертого счетчика, первым входом пятого триггера и первым входом второго элемента ИЛИ, выход пятого триггера соединен с вторым входом шестого элемента И, выход кО торого соединен с третьим входом реверсивного счетчика, вход задания

начальных условий срединен с вторыми входами первого и пятого триггеров, с третьим входом второго счетчика, с четвертым входом четвертого счетчика и .с вторьми входами третьего и пятого счетчиков, а выход счетного триггера является выходом устройства.

УСТРОЙСТВО ЗАДЕРЖКИ ИМПУЛЬСОВ , содержащее девять элементов И, генератор импульсов, выход которого соединен с первым входом первого элемента И, реверсивный счетчик, формирователь импульсов, вход которого является входом устройства, первый триггер, счетный триггер, два элемента ИЛИ, вход первого цз них соединен с выходом формирователя импульсов, регистр, отличающееся тем, что, с целью расширения функциональных возможностей и сокращения объема оборудования, в него введены второй формирователь импульсов, блок памяти, четыре счетчика, три триггера, элемент НЕ, причем вход ntepBoro формирователя импульсов соединен с входом элемента НЕ, первым входом первого триггера, первьм вхддом четвертого триггера, выход элемента НЕ соединен с входом второго формирователя импульсов, выход которого соединен с вторым входом первого элемента ИЛИ, выход первого элемента ИЛИ соединен с вторым входом первого элемента И первым входом второго счетчика и первым входом третьего счетчика, первый выход первого триггера соединен с первым входом второго элемента И и четвертым входом первого элемента И, второй выход первого триггера соединен с третьим входом четвертого триггера, второй вход второго элемента И соединен с первым выходом третьего триггера, вторым ВХОДОМтретьего элемента И, первьм входом шестого элемента И, первым входом четвертого элемента И и третьим входом первого элемента И, выход генератора импульсов соединен с входом третьего триггера и первым входом седьмого элемента И, выход второго элемен та И соединен с вторым входом второго счетчика, выход первого элемента И соединен с первым входом блока . памяти, второй вход блока памяти соединен с выходом четвертого элемента И, второй вход которого соединен с выходом третьего Сч этчика, третий вход блока памяти соединен с выходом второго счетчика, четвертый вход блока памяти соединен с выходом восьмого элемента И, первый вход -которого соединен с выходом пятого счетчика, второй вход - с вторьм выходом третьего триггера и вторьм входом седьмого элемента И,пятый вход блока пг1мяти соединен с выходом седьмого элемента И, третий вход кото- рэго соединен с выходом второго элемента ИЛИ, входом счетного триггера и вторым входом реверсивного счетчика, выход блока памяти соединен с первым входом реверсивного счетчика, выход которого соединен с входом девятого . элемента И, выход девятого элемента И соединен с первым входом пятого счетчика и вторым входом вто рого элемента ИЛИ, выход четвертого триггера соединен с первым входом третьего элемента И, выход которого соединен с первьои входом четвертого счетчика, второй вход которого соединен с выходом регистра, а выход с входом пятого элемента И,, выход пятого элемента И соединен с- вторьм входом четвертого триггера, третьим

Изобретение относится к вычислительной технике и предназначено для получения регулируемой задержки пачки импульсов при сохранении дли.тедьности импульсов и интервалов между ними. Известно цифровое устройство задержки шлпульсов, содержащее регист памяти, генератор импульсов эталонн частоты, триггеры, элемент задержки элементы И, элементы ИЛИ, клеммы подачи сигналов кода длительности импульсов, клеммы подачи сигналов к да задержки импульсов, клемму подачи входных сигналов, выходную клемму Пи. Недостатками известного устройст ва являются отсутствие возможности воспроизведения длительности входных импульсов на выходе устройства ограниченный диапазон регулирования задержки, не превышагаций период сле дования входных импульсов. Наиболее близким по технической сущности к изобретению является уст ройство задержки импульсов, имеющую разную длительность, позволяющее за держивать пачку импульсов, имеющих разную длительность и следующих с переменным периодом, содержащее генератор импульсов, реверсивный счет чик, триггер знака, суммирующий три гер, элемент задержки переднего фро та импульса, формирователь импульсо элемент И, элементы И перезаписи, выходные элементы И, элементы И опроса, .элементы И контроля нуля, установочные элементы И и элементы: ИЛИ, группы входнЕлх элементов И, дифференцирующие цепи, дополнительные элементы задержки, три элемента ИЛИ, регистры управления сложением и вычитанием 2 3. Недостатками известного устройства являются ограниченность количества импульсов в пачке входной се рии, так как длительности импульсов и пауз запоминаются в счетчике, раз рядность которого конечна; нерегулируемость длительности задержки, задаваемой с помощью линии задержки; отсутствие возможности получения задержек и меньшей суквдарной длительности импульсов и пауз между ними в пачке выходньсс импульсов, а также значительный.объем оборудования для обеспечения задержки пачки импульсов, содержащей большое количество импульсов или растянутой во времени. Цель изобретения - расширение функциональных возможностей устройства за счет формирования регулируемой в широком диапазоне задержки последовательности любого количества импульсов со случайными, в общем случае, длительностями и паузам:и с вопроизведением этих длительностей и пауз на выходе устройства и сокращение объема оборудования. Цель достигается тем, что в уств ройство, содержащее девять элементов И, генератор импульсов, выход которого соединен с первым входом первого., элемента И, реверсивный счетчик, формирователь импуль срв, вход которого является входом устройства, первый триггер, счетный триггер, два элемента ИЛИ, вход первого из них соединен с выходом формирователя импульсов, регистр, введены второй формиро- ;. ватель импульсов, блок памяти, Гетыре счетчика, три триггера, элемент НЕ, причем вход первого формирователя импульсов соединен с входом элемента НЕ, первым входом первого триггера, первым входом четвертого триггера, выход элемента НЕ: 2оединен с входом второго формирователя импульсов, вЫход которого соединен с, вторым входом первого элемента ИЛИ, выход первого элемента ИЛИ соединен с вторым входом первого элемента И, первьм входом второго счетчика.и первым входом третьего счетчика, первый выход первого триггера соединен;с первым входом ВТОРОГО элемента Ни четвертым входом первого элемента И, второй выход первого триггера соединен с третьим входом .четвертого триггера, второй вход втоЕЮГо элемента И соединен с первым выходом третьего триггера, вторым входе третьего элемента И, первым входом шестого элемента И, первым входом четвертого элемента И и третьим входом первого элемента И, выход генератора импуль сов соединен с входом третьего триг гера и первым входом седьмого элемента И, выход второго элемента И соединен с вторым входом второго сче.тчика, выход первого элемента И соединен с первым входом блока памяти, второй вход блока памяти соеди нен с выходом .четвертого элемента И второй вход которого соединен с выходом третьего счетчика, третий вход блока памяти соединен с выходом .второго счетчика, четвертый вход блока памяти соединен с выходом во.сьмого элемента И, первый вход которого соединен с выходом пятого счетчика, второй вход - с вторым выходом третьего триггера и вторым входом седьмого элемента И, пятый вход блока памяти соединен с выходом седьмого элемента И, третий вход которого соединен с выходом второго элемента ИЛИ, входом счетного триггера и вторым, входом реверсивного счетчика, выход блока памяти соединен с первым входом реверсивного счетчика, выход которого соединен с входом девятого элемента И, вькод девятого элемента И соедин .с первым входом п;ятого счетчика и вторым входом второго элемента ИЛИ, выход четвертого триггера соединен с nepBbiM входом третьего элемента И выход которого соединен с первым вх дом четвёртого счетчика, второй вхо которого Соединен С.ВЕЛХОДОМ регистр а выход - с входом пятого элемента выход пятого элемента И соединен с вторьвч входом четвертого триггера, третьшд входом четвертого счетчика, первь входом пятого триггера и пер вым входом второго элемента ИЛИ, вы ход пятого триггера соединен с втор входом шестого элемента И, выход ко торого соединен с третьим входом, ре версивного счетчика, вход задания начальньрг условий соединен с вторьми входами.первого и пятого триг.геров, с третьим входом второго сче чика/ с четвертым входом четвертого счетчика и с вторьми входами третьего и пятого счетчиков, а выход счетного триггера является выходом устройства.. На чертеже представлена стру.ктурна ...схема предлагаемого устройства. Устройство содержит генератор 1 импульсов, первый элемент И 2, реверсивный счетчик 3, первый формиро ватель 4; импульсов, первый триггер. 5, счетный триггер б, первый элемент ИЛИ 7, второй э/гемент И 8, третий элемент И 9, четвертый элемент И 10,.пятый элемент И 11, шестой элемент И 12, седьмой элемент И 13, восьмой элемент И 14, девятый элемент И 15, второй элемент. ИЛИ 16, регистр 17, второй формирователь 18 импульсов, блок 19 памяти, второй счетчик 20, третий счетчик 21, третий триггер 22, четвертый счетчик 23, пятый счетчик 24, четвертый триггер 25, пятый триггер 26, элемент НЕ 27, причем вход первого формирователя 4 импульсов является входом устройства и соединен с входом элемента НЕ 27, первым входом первого триггера 5 и первым входом четвертого триггера.25, выход первого формирователя 4 импульсов соединен с первым входом первого элемента ИЛИ 7, выход генератора 1 импульсов соединен с входом третьего триггера 22, первым входом первого элемента И. 2 и первым входом седьмого элемента И 13, выход элемента НЕ 27 соединен с входом второго формирователя 18 импульсов, выход КОТ9РОГО соединен с вторым входом первого элемента ИЛИ 7, выход первого элемента ИЛИ 7 соединен с вторым входом первого элемента И 2, первьлм входом второго счетчика 20 и первым входом третьего счетчика 21, выход первого триггера 5 соединен с четвертым входом первого элемента И 2 и первым входом второго элемента И 8., второй вход которого соединен с первым выходом третьего триггера 22, вторым входом третьего элемента И 9, первым входом шестого элемента И 12, первым входом четвертого элемента И 10 и третьим входом первого элемента И 2, выход второго Элемента И 8 соединен с вторым входом второго счетчика 20, выход первого элемента И 2 соединен с первым входом блока 19 памяти, второй вход блока 19 памяти соединен с выходом четвертого элемента И 10, второй вход которого соединен с вы-:ходом третьего счетчика 21, третий вход блока 19 памяти соединен с выходом второго счетчика 20, второй вход которого соединен с выходом второго элемента И 8, четвертый вход блока 19 памяти соединен с выходом восьмого элемента И 14, первый вход которого соединен с выходом пятого счетчика 24, второй вход - с вторым выходом третьего триггера 22 и вторые входом седьмого элемента И 13, пятый вход блока 19 памяти соединен с выходом седьмого элемента И 13, третий вход которого соединен с вы- . ходом второго элемента ИЛИ 16, входом счетного триггера б и вторым входом реверсивного счетчика 3, выход блока 19 памяти соединен с первым входом реверсивного счетчика 3, третий вход реверсивного счетчика 3 соединен с выходом шестого элемента И 12, а выход - с входом девятого элемента И 15, выход девятого эле- , мента И 15 соединен с первым входом

пятого счетчика 24 и вторьли входом второго элемента ИЛИ 16, третий вход четвертого триггера 25 соединен с вторым в1аходом первого триггера 5, выход четвертого триггера 25 соединен с первьам входом третьего элемента И 9, выход которого соединен с первьни входом четвертого счетчика 23, второй вход четвертого счетчика 23 соединен с выходом регистра 17, выход - с входом пятого элемента И 11, выход которого соединен с вторым входом четвертого триггера 25, первым входом пятого триггера 26 третьим входом четвертого счетчика 23 и первым входом второго элемен та ИЛИ 16, выход пятого триггера 26 соединен с вторым входом шестого элемента И 12, вход задания начальных условий соединен с вторым входом первого 5 и пятого 26 триггеров, вторым входом третьего счетчика 21, четверТЕлм входом четвертого счетчика 23 и вторым входом пятого счетчика 24, а выход счетного триггера 6 является выходом устройства.

Генератор 1 импульсов генерирует последовательность прямоугольных импульсов, формирователь 4 импульсов по переднему фронту поступающего на

него импульса вырабатывает на своем выходе короткий прямоугольный импульс. Второй формирователь 18 импульсов не отличается от первого.

Остальн ые блоки устройства являются типовыми элементами ЭВМ. Первый 5 и пятый 26 триггеры RS-типа, их первые входы - Установка в Ч вторые - Сброс в О, выходы прямые, второй выход первого триггера 5 инверсный. Вход счетного триггера 6 счетный вход, выход прямой. Третий триггер 22, также счетный, осуществляет деление последовательности импульсов(Генерируемых генератором 1 импульсов на два, задавая тактовую частоту работы устройства. Его вход счетный, первый выход прямой, второй выход инверсный. Четвертый триггер 25 D-типа. Первый вход реверсивйого счетчика 3 информационный второй - Разрешение занесения кода, третий - вычитающий, выход инверсный информационный.Второй счетчик 20 суммирующий. Его первый вход Установка нуля , второй вход суммирующий, выход информационный. Третий счетчик 21 - счетчик адреса записи. Его первый вход счетный, второй - Устано:9ка начального состояния, выход информационный. Четвертый счетчик 23 - счетчик длительности задержки.,Его первый вход счетный, второй - информационный, третий - Установка нулевого состояния, четвертый - Разрешение записи , выход информационный. Пятый счетчик 24 - счетчик адреса 65

считывания. Первый его вход счетный, второй - Установка нулевого состояния , выход информационный. Первый вход блока 19 памяти - Разрешение записи , второй - адресный записи, третий - информационный, четвертый - адресный считывания, пятый - Разрешение считывания , выход информационный.

Тактовая частота устройства в два раза меньше частоты генератора импульсов. При этом на первом полутакте нечетным импульсом генератора 1 через первый элемент И 2 разрешается выработка сигнала разрешения записи в память, а через четвертый элемент И 10 происходит ко1да1утация адреса записи. На втором полутакте четным импульсом генератора 1 через седьмой элемент И 13 разрешается выработка сигнала :разрешения считывания из памяти, а через восьмой элемент И 14 осуществляется коммутация адреса считьшания. Этим обеспечивается возможност в случае необходимости производить запись и считывание из памяти в одн такте работы устройства.

Устройство работает следующим образом.

Перед началом работы на вход задания начальных условий подается сигнал начальных условий. При этом в третьем счетчике 21 устанавливаются во всех разрядах единицы, триггеры первый 5 и пятый 26, а также пятый счетчик 24 устанавливаются в нулевое состояние, а в четвертый счетчик 23 заносится обратный код задержки.

По переднему фронту первого входного импульса на выходе формирователя 4 импульсов вырабатывается короткий импульс, проходящий через первый элемент ИЛИ 7 и устанавливающий нулевое состояние третьего счетчика 21 (формируя нулевой адрес записи). Через первый элемент И 2 этот импульс не проходит, так как первый трипер 5 до прихода входного .импульса находится в нулевом состоянии. Первый импульс входной последовательности устанавливает в единицу первый 5 и четвертый 25 тригеры, которые разрешают прохождение тактовых импульсов с выхода третьего триггера 22 соответственно через второй 8 и 9 элементы Через второй элемент И 8 тактовые импульсы проходят на счетный вход второго счетчика 20, подсчитывающего количество поступивших на его вход импульсов. По окончании длительности входного.импульса на выходе второго формиС|Ователя 18 импульсов формируется короткий импульс, который проходит через первый элемент И 2, поступает на первый вход блока памяти, разрешая запись по нулевому адресу записи из второго счетчика кода Т, пропорционального длительности первого импульса входной последовательности. Кроме того, импульс с выхода первого элемента ИЛИ 7 устанавливает нулевое состояние второго счетчика 20 и уве личивает состояние третьего счетчика 21 на единицу. Второй счетчик 20 снова подсчитьшает количество поступаюсйих на его вход тактовых 10-|пульсов/формируя кодупропор цнональный длительности первой пау& При поступлении на вход устройства второго импульса первый формировате 4 импульсов формирует короткий импульс, по котр$ рму происходит запись во вторую ячейку памяти из вто рого сч етчика 20 кода Т,,., пропорционального длительности первой. паузы, состояние тЕ етьего счетчика 21 устанавливается на единицу, в торой счетчик 20 сбрасывается в ноль. Далее второй счетчик 20 подсчитывае длительность второго/ ймпульра входной последовательности.. При достижении третью счетчиком 21 его максимального значения Сформированный во втором счетчике 2 код длительности К-Ой паузы записывается в М-ую ячейку блока 19 памят M-2N-1), затем в третьем Счетчике. 21 устанавливается нулевое состойние по переднему фронту следуюmefo N+1-го входного импульса. Таким образом, в результате первого цикла работы устройства в ячейках памятн с HOH paMii 0,1,2,3,-. . .М-1,М хранятся коды длительности входных импульсов и пауз меаду. ними Т., Т„,..,Т,:,Т Далее про-, цесс циклически повторяется и в яче ку памяти заносятся первые значения ;5дительностей 1 пульсов и пауз. При достиз1сении четвертым счетчик 23 его максимального значения (окон чайия отработки заданной задержки) .на .выходе пятого элемента И 11 выграбатываетСя .импульс, сбра.сываюсдий четвертый триггер 25 в ноль и уста навливакхдий единичное состояние пя тЬгб триггера 26, который разрешает прохождение тактовых:импульсов через шестой элемент И. 12 на вход ре версивного счетчика 3, этот же импульс с выхода пч:того элемента-И 1 Проходит черёэ второй элемент ИЛИ открывает по третьему входу седьмой элемент И 13, через который про ходит четный импульс с ;генератора импу ль срв, ко торый поступае т на в хо блока 19 памяти как сигнал разреше ния считывания , в результате чего происходит считывание содержимого нулевой ячейки памяти (по адресу у тановленному в пятом счетчике 24). Сигнал с выхода второго элемента или 16 устанавливает также счетный триггер б в единичное состояние, заносит считанный из памяти код в реверсивный счетчик 3 и увеличивает состояния пятого счетчика 24 на единицу. Тактовые импульсы, поступающие на третий вход реверсивного счетчика; 3 с выхода шестого элемента И 12, производят вычитание единиц из счетчика 3 до тех пор, пока в счетчике не установится нулевое состояние (единицы на инверсном информационном выходе), по которому на выходе девятого элемента И 15, формируется сигнал, который, поступая через втог рой элемент ИЛИ 16 на счетный вход второго счетного триггера 6, сбрасывает его в ноль, производит считывание кода из блока 19 памяти по адресу, установленному ранее в пятом счетчике 24, заносит считанный из блока памяти код в реверсивный счетчик 3, а также увеличивает состояние. Пятого счетчика 24 на единицу. Далее процесс протекает аналогично описанному до нового обнуления реверсивного счетчика 3 после чего счетный триггер.6 опять устанавливается в единичное состояние;.. Так как в реверсивный счетчик заносятся последовательно коды Т и Tj, а вычитание производится с той же так- . ТОБОЙ частотой, что и сложение во втором счетчике 20, то второй. (cHe/r|йый) триггер 6 находится в состоянии единицы в течение времени, равного , и в состоянии нуля в т.е- чение Т,.,, и, таким образом, в результате последовательного считывания всех ячеек ПЗ.МЯТИ на выходе . ; устройства формируется сдвинутая последовательность импульсов и пауз, длительности .которых определяются как Tf,, Т,, Т„2 N nN--l N-i Т.Д., так как процесс считывания циклически повторяется Задержка последовательности импульсов может регулироваться в широком диапазоне от длительности первого импульса входной последователь2A-2 /F , где А ности .До количество ячеек блока памяти, N - разрядность ячеек памяти, F - частота генератора импульсов Введение новых блоков и связей в предлагаемо устройстве привело к расширению функциональных возможностей за счет: во-первых, возможности залер кивать с воспроизведением длительности импульсов и пауз последовательности импульсов со случайньми длительностями и паузами причем количество импульсов в последов артель нос т и не ограничено; во-вторых, возможности регулирования задержки в широких пределах, а такт, же к сокращению объема обррудования за счет использования блока памяти.