Устройство синхронизации сигналов Советский патент 1983 года по МПК H04L7/02 

Р эобретение относится к радиотехниКб и технике связи и может ислользоьат ся в многоканальных системах передачи 1шформацни с временным разделением каналов для тактовой синхронизации. По основному авт. св. № 536611 известно устройство синхронизации сиг налов, содержащее последовательно соед11н 1шые блок для вьщеления сигналов синхронизации, фазовый дискриминатор, реверсивный счетчик, первый управитель и управляемый делитель первый выход которого подключен к другому входу фазового дискриминатора , второй вьиод и установочный вход каждого разряда управляемого делителя через блок пере записи кода соединены с соответствующим входом и выходами кольцевого регистра, входы продвигающих импульсов которого и управляющие входы блока перезаписи ко,аа соединены с соответствующими выходами формирователя импульсов перезаписи и продвижения, к вхо,ду которого подключен выход перЕОГо делителя, к входу которого подключен соответствующий вход первого управител непосредственно, а выход генератора - через.второй управитель, к другим вхоД которого подключены выходы реверсивног счетчика через последовательно соединенные ключ и интегратор, к соответствующему входу которого подключен первого делителя через второй делитель Однако известное устройство обладает низкой помехоустойчивостью, Цель изобретения - повышение поме. хоустойчивости. . Поставленная цель достигается теМ| что в устройство синхронизации сигналов содержащее последовательно соединенные блок для вьщеления сигналов синхронизации, фазовый дискриминатор, реверсивный счетчик, первый управитель и управляемый делитель, первый выход Kcfroporo подключен к другому входу фазового дискриминатора, второй выход и установочный вход саждого разрада управляемого делителя через блок перезаписи кода соединены с соответствующим входом и выходами кольцевого регистра, входы продвигающих импульсов которого и управляющие входы блока перезаписи кода соединены с соответствующими выходами формирователя импульсов перезап си и. продвижения, к входу которого подключен выход первого делителя, к входу которого подключен соответствующий вход первого управителя непосредственно а выход генератора - через второй управитель, к другим входам которого подключены выходы реверсив1:ого счетчика через последовательно соединенные ключ и интегратор, к соответствующему входу которого подключен выход первого делителя через второй делитель, введены последовательно соединенные анализатор ошибок синхронизации и коммутатор, а также элемент ИЛИ, при этом вьгходы реверсивного счетчика через коммутатор соединены с объединенными входами первого управителя и анализатора ошибок синхронизации, к установочному входу которого подключен выход элемента ИЛИ, другой вход и выход анализатора ошибок синхронизации соединены с соответствую- щими выходом и входом блока перезаписи кода, причем к входам элемента ИЛИ подключены соответственно соответствую щий выход анализатора ошибок синхронизации, соответствующий вход анализатора ошибок синхронизации и соответствующий вход формирователя импульсов перезаписи и продвижения, которьй является входом сигнала управления. На фиг 1 и 2 представлена структурная .. электрическая схема устройства синхронизации сигналов. Устройство синхронизации содержит блок 1 для выделения сигналов синхронизации, фазовый дискриминатор 2, реверсивный счетчик 3, генератсф 4, первый и второй управители 5 и 6, управляемьгй делитель 7, блок 8 перезаписи кода, формирователь 9 импульсов перезаписи и продвижения, кольцевой регистр 10, первый и второй делители 11 и 12, ключ 13, интегратор 14, коммутатор 15, элемент ИЛИ 16 и анализатор 17 ошибок синхронизации,, состоящий из дешифраторов 18-20, элемента ИЛИ 21, счетчика 22 и измерителя 23 ошибок, причем формирователь 9 состоит из счетчика 24, дещифрат ч)а 25, элементов И 26-28, ЭК-триггеров 29 и ЗО и инвертора 31. Устройство работает следующим образом. На вход фазового дискриминатфа постулает опорный сигнал и сигнал с нйыхода блока 1 для вьзделення сигналов синхронизации. Сигнал рассогласования с выхода фазового дискриминатора 2 поступает на реверсивный счетчик 3, осуществляющий его усреднение. Импульсы с выхода :реверсивного счетчика 3 через коммутатор 15 поступают на входы первого управителя 5, осуществляющего добавление импульсов или их исключение иэ последователь- нести, поступающей на вход первого упрв вителя 5 с выхода генератора 4 через второй управитель 6, С выхода первого управителя 5 импульсы поступают на управляемый делитель 7, который понижает частоту высокочастотной последовательности до тактовой частоты сигнала, формируя таким образом опорный сигнал. При этом в каждом временном канале за определенный промежуток времени устраняется фазовое рассогласование мехду опорным и принимаемым каналь- ньш сигналом,. т.е. устанавливается синхронный. режим. Этому состоянию соответствует определенный фазовый сдвиг между эталонным сигналом на выходе первого делителя 11 и опорньш сигналом на выходе управляемого делителя 7, которому соответствует определенный код управляемого делителя 7 в моменты появления импульсов на выходе первого делителя 11. Этот код в конце канального интервала заносится в кольцевой регистр 10 импульсом записи кода, поступающим с выхода формирователя 9. Для этого от распределителя временных каналов в конце временного канала на установочный вход счетчика 24 подается импульс, устанавливающий его в нулевое . состояние. При этом потенциалом с дешифратора 25 открьтаются элементы И 26 и 28, а со входа установки триггера 30 снимается сигнал установки нуля. В результате этого импульс с пер вого делителя 11 через элемент И 28 поступает на вход блока 8 перезаписи кода, заносит код управляемого делители 7 в кольцевой регистр 10 и опрокидывает ЭК- рштер 30, с выхода кото1Х го на вход элемента И 28 подается сигнал запрета. Продвижение информации в кольцевом регистре 1О осущест вляется импульсами с выхода элемента И 26, поступающими одновременно на счетчик 2 |При поступлении на вход счетчика 24 числа импульсов, соответствующих длине Заносимого кода в кольцевой регистр 10 срабатывает дешифратор 25, в результате чего на элемент И. 26 подается сигна запрета, а на элемент И 27 к установоч ный вход JK-триггёра 29 высокий потенциал. Импульс с выходи первого дели теля 11, пройдя элемент И 27, произво дит запись кода из колзэцевого регистра 10 в управляемый делитель 7 и опрокидывает ЭК-триггер 29, сигналом с вы хода которого закрывается элемент И 27. Для нормального функционирования 10 5 формирователя 9 необходимо обеспечить опережение импульса записи кода в коль цевой регистр 10 и отставание импульса записи кода в управляемый делитель 7 соответственно относительно первого и последнего импульса продвижения информации в кольцевом регистре на время надежного срабатывания логгаеских элементов, что достигается введением необходимого числа элементов задерйски (например, инверторов},. Второй управитель 6 служит для приведения частоты опорного сигнала к тактовой частоте принимаемого сигнала. Им- пульсы управления вырабатываются интегратором 14, который осуществл:яет интегрирование величины фазового рассогласования на входе устройства и формирует ййдульсы управления, коЫпенснрукщие частотную расстройку генератора 4 относительно частоты принимаемого сигнала. Это позволяет устранить различие запомпь наемого значения фазы опорного сигнала от фазы входного сигнала за цикл. Система с астатязмрм второго порядка позволяет cBjecTH к нулю динамическую ошибку синхронизации, при посто$пшой частотной расстройке межйу входным и опорным сигналами. При этом величина флуктуационной ошибки синхронизации может быть сменена как разность импульсов исключения и добавления, поступающих на вход управителя 6 в стационарном режиме, что может быть оценено о помощью из-. мерителя 23 ошибок. При этом состояние измерителя 23 ошибок в каждый момент времени соответствует фпуктуа- ционной ошибке, а допустимая величина ошибки может &иъ зафиксирована с помощью дешифраторов 18 и 19, наЬтроенных на соответствующие комбинации прямого и дополнительного кодов. Пре- вышение допустимой ошибки указывает на необходимость уменьшения коэффициента усиления, что обеспечивается включением дополнительных разродов реверсивного счетчика 3. Это осуществляв ется следующим образом Сигнал с дешиф раторов 18 и 19 через элемент ИЛИ 21 Поступает на вход счетчика 22 и на установочный вход измерителя 23 ошибЬк. На одном из входов дешифратора 2О появляется сигнал, подключающий с по- мошью коммутатора 15 дополнителыалй разряд счетчика 3. Этим же сигналом измеритель 23 ошибок устанавливается в нулевое состояние.

В конце временного канала код cneiw чика 22, которому соответствует определенный коэффициент пересчета реверсивного счетчика 3, а следовательно, н определенный коэффициент усиления кон.тура, обеспечивающий величину флуктуационной ошибки, на превыша: чую допуст мой, импульсом записи с формирователя 9 заносится в кольцевой регистр 10, а из него через блок 8 перезаписи крда в управляемый делитель 7. При этом измеритель 23 ошибок сигналом управления с выхода распределителя временных каналов устанавливается в нулевое состояние.

При установлении режима синхронизма на установочный вход счетчика 22 я из « мерителя 23 ошибок подается соответствующий сигнал, устанавливающий указанные блоки в нулевое состояние, в резуль- та те чего Ъбеспечивается максимальный коэффициент усиления контура, что приво дит к сокращению времени фазирования.

Таким образом, предлагаемое устрой-i ство синхронизации сигналов по сравнению с известным позволяет осуществить адаптацию к изменяющейся помеховой обстановке, а следовательно, повысить качественные характеристики устройства, и, в первую очередь, время вхождения в синхронизм по элементариым посылкам ) начальном фазировавии и восставо лении начала временных каналов через цикл, а также в целом повысить помехоустойчивость устройства.

УСТК)ЙСТВр СИНХРЧЗНИЗА НИИ СИГНАЛОВ по авт.св. № 536611, ;О Т Л И ч а ю щ е ее я тем, что, с целью i 1юмехрустойяивостя, видены ШордедоватепьЕЕО со динешше анал1 атор ошибок С1яахро иаа1шк и коммутатор, а тавже элемент ИДИ, при этом выходы реверсивного счетчвка реа 1Е я шу1йто| соединены с обьеаввеав доли вхсахаыя пвр ,вого управителя и аналяЕабт ошвбенес с хр щиаащш1 к yGfuK&Bi которого подкшдчея вызсед dnsMewfu ИЛИ, д|7угбй вход н в;№сод авализато в сшвг бок синхронизаивн соедшзеш е сйотве ствуюшими кызито)л V входсм бшЕа пе реэшшси кода, причем к вховям элемевта ИЛИ подкивочекы соотвефст19ёв&о соотэетствуюшй шлод акащзатора Qiit бок сигасрс шзаци9г, соо1Фетствук 1ШЙ вход ашлизатора ошвСюк саюс рошЕзавин и соответртвукшшй вход формирователя импульсов переэа ИЕси 8 продЕШсеяия, |со торый является входом снгвала увравпе ния. (Л Сел

2fe, делители 11 От РВК

Kd/ioKifS

tn

23

77

КШкув

30

2В