Устройство тактовой синхронизации Советский патент 1986 года по МПК H04L7/02 

ходят через элемент И 9 в том случае, если с анализатора 6 входного сигнала поступит разрешающий сигнал после накопления заданного числа ИЗФ. С элемента И 9 ЙЗФ поступают на ФД 15, элемент И 10 и дискриминатор 11 ложной синхронизации. Последний формирует сигнал, устанавливающий ДЧ 3 в О, если рассогласование фаз входного и выходного сигналов устр-ва равно 180 . При этом исключается ложная синхронизация. ИЗФ в пределах строб-сигнала верной синхронизации поступает на накопитель 12. Его сигнал запрещает

Изобретение относится к электросвязи и может использоваться в системах передачи данных для тактовой синхронизации.

Целью изобретения является уменьшение времени вхождения в синхронизм и повышение помехоустойчивости при искажениях типа преобладание и кратковременных перерывах связи.

оНа чертеже представлена структурная электрическая схема устройства тактовой синхронизации.

Устройство тактовой синхронизации содержит задающий генератор 1, блок добавления и исключения 2 импульсов, делитель 3 частоты, дополнительный делитель 4 частоты, селектор 5 фронтов посыпок, первый анализатор 6 входного сигнала, второй анализатор 7 входного сигнала, ключ 8, первый и второй элементы И 9 и 10, дискрюшна тор 11 ложной синхронизации, накопитель 12, усредняющий блок 13, формирователь 14 стробируюорк импульсов, фаэов1 1й дискриминатор 15.

Фазовый дискриминатор 15 содержит блок обработки f6 шшульсов переднего фронта, блок обработки 17 импульсов заднего фронта, первый и второй элементы ИЛИ 18 и 19, блок 20 вьщеле ния преобладаний.

Блок обработки 16 импульсов переднего фронте и блок обработки 17 импульсов заднего фронта содержа:т ч - разрядный реверсивный счетчик 21,элеформирование сигналов на выходе дискриминатора 11 и переключает козф. усреднения усреднякицего блока 13. Импульсы с усредняющего блока 13 поступают на управляющий вход блока 2. ФД 15 определяет рассогласование одноименных фронтов входных и выходных сигйалов устройства. Особенностью устройства является последова:тельное и раздельное зaпo шнaниe разности по переднему и ааднему фронтам и одновременное формирование импульсов добавления и исключения. Корректировке производится по обоим фронтам, 2 з.п ф-лы, 1 ил.

юит ШШ 22, RS-триггер 23, первн и второй элементы И 2А и 25.

Устройство тактовой синхронизации работает следукшцим

5 Формируемые задающим генератором 1 высокочастотные И1 в1ульсы поступают через блок 2 добавления я исключения импульсов на счетный вход делителя частоты 3, имеющего коэффициент деле0 ния 2. Добавление и исключение im- пульсов задающего генератора 1 на счетном входе делителя частоты 3 изменяет частоту сигаапов на п выходах делителя 3 частоты, в том числе и на

5 я-м. выходе, являющимся одвовремеино выходом устройства тактовой синхронизации. Кррме того, сигнала п -го выхода делителя 3 частоты поступают на вход дополнительного делятеля 4 час20 тоты, на первом и утором выходах которого фор в{руются сигналы с заданными коэффициентами деления, с часто- Tcrfi значительно ниже частоты сигна- - лов на выходе устройства тактовой

25 синхронизации. До поступления сигналов принятых кодовых посылок на вход устройства тактовой синхронизации на выходах селектора 5 4фонтов посылок, второго анализатора 7, ключа 8, пер30 вого и второго элементов И 9 и 10, первого анализатора 6, дискриминатора 11, накопителя 12, фазового дискриминатора 15 и усредняющего блока 13 выходные сигнаш отсутствуют. Сиг- 35 налы от дополнительного делителя 4

частоты поступают на устанавливающие входы первого анализатора 6 и накопителя 12, устанавливая их в исходное состояние.

Частота выходных сигналов на первом выходе дополнительного делителя 4 частоты выбирается в зависимости от заданной длительности кратковременных перерывов связи, не нарушающих синхронизацию в заданных пределах точности фазирования, а частота сигналов на втором выходе - в зависимости от заданного времени установления верной синхронизации с заданной точностью фазирования. Формирователь 14 стробирующих импульсов вырабатывает на втором выходе строб- сигналы, совпадающие своей серединой с серединой периода выходных сигналов устройства тактовой синхронизации, разрешающая появление импульсов на выходе дискриминатора 11. На первом выходе формирователя 14 формируются строб-сигналы, совпадающие своей серединой с границами выходных сигналов устройства тактовой синхронизации, разрешая появление на информационном входе накопителя 12 импульсов заднего- фронта входных сигналов при заданном рассогласовании между фронтами входных и выходных сигналов устройства тактовой синхронизации.

При поступлении на вход устройства тактовой синхронизации кодовых посыпок входного сигнала селектор 5 фронтов посыпок формирует импульсы, совпаданяцие с передним и задним фронтами входного сигнала и сигналами заданяцего генератора 1. Импульсы перед- него фронта от селектора 5 поступают на второй анализатор 7, формируя на его выходе сигнал, запрещающий появление на выходе ключа 8 сигналов заднего фронта, если длительность посы- лок входного сигнала меньше заданной. Второй анализатор 7 может быть выполнен на основе реверсивного счетчика. С выхода ключа 8 импульсы заднего фронта поступают на второй вход пер- вого элемента И 9 и на информационный вход первого анализатора 6. С выхода первого анализатора 6 на первый вход первого элемента И 9 поступает разрешающий сигнал только после js -разрядньй реверсивньт счетчик

накопления первым анализатором 6 заданного числа импульсов заднего фронта на заданном интервале.

2t блока обработки 17 записывается код числа, пропорциональный мгновенному значению рассогласоto

5

30

20

25

4о 45 jg

2545894

Импульсы заднего фронта с выхода первого элемента И 9 поступают на второй элемент И 10 и дискриминатор 11. При рассогласовании фаз входного и выходного сигналов устройства тактовой синхронизации на 180 на выходах второго элемента И 10 и накопителя 12 сигналы отсутствуют. При этом на выходе дискриминатора 11 формируется сигнал, совпадающий с задним фронтом входного сигнала, который поступает на установочный вход делителя 3 частоты. Этот сигнал устанавливает делитель 3 частоти в нулевое состояние, тем самым исключая ложную синхронизацию. После этого импульсы заднего фронта в пределах строб-сигнала верной синхронизации, поступая на информационный вход накопителя 12 с выхода второго элемента И 10, формируют на выходе накопителя 12 потенциальный сигнал в зависимости от числа импульсов заднего фронта (на заданном интервале времени).

Накопитель 12 может быть выполнен на основе реверсивного счетчика с заданным ограничением счета. Сигнал, формируемый на выходе накопителя 12, запрещает формирование сигналов на выходе дискриминатора Пи, поступая на управляющий вход усредняющего блока 13, переключает коэффициент его усреднения в сторону увеличения. Импульсы переднего фронта с выхода селектора 5, кроме того, поступают на разрешаниций вход параллельной записи П-разрядного реверсивного счетчика 21 блока 16 обработки. При этом в реверсивный счетчик 21 по h информационным входам параллельной записи числа записьтается код, соответствующий мгновенному значению состояния делителя частоття 3, пропорциональный мгновенному значению рассогласования по фазе между передними фронтами входного и выходного сигна/(ов устройства тактовой синхронизации.

Импульсы заднего фронта входного сигнала с выхода первого элемента И 9 также поступают на разрешающий вход параллельной з аписи п -разрядного реверсивного счетчика 21 блока обработки 17. При этом по п информационным входам параллельной записи числа

-разрядньй реверсивньт счетчик

2t блока обработки 17 записывается код числа, пропорциональный мгновенному значению рассогласо5

вания по фазе между задники фронтами входного и выходного сигналов устройства тактовой синхронизации. Импульсы заднего фронта с выхода первого элемента И 9,-кроме того, поступают на запускаютще входы

20

30

блоков обработки 16 и 17. На первом и втором выходах блоков обработки 16 к 17 формируются пачки импульсов добавления и исключения. При этом импульсы добавления поступают на первый и второй входь первого элемента ИЛИ 18, а импульсы исключения поступают на первый и второй входы второго элемента ИЛИ 19. С выхода первого элемента ЙПИ 18 импульсы добавления и с выхода второго элемента ИЛИ 19 импульсы исключения поступают на блок 20 вьщеления преобладаний, который при их очередном поступлении работает как реверсивный.счетчик на 2, не формируя импульсов.на своем выходе, а при поступлении на один иа входов только импульсов добавления или только импульсов исклю- чейия работает как транслятор, передавая эти импульсы на усредняющий блок 13. С усредняющего блока 13 импульсы добавления шхи исключения поступают на блок добавле НИН и исключения 2, который, добавляя или исключая импульсы задакяцего енератора 1 на счетном входе делителя 3 частоты, изменяет частоту (и фазу) выходных сигналов устройства тактовсун синхронизации.

Блок обработки 16 работает следу- Юйщм образом. Записанное в и -разрядный реверсивный счетчик 21 по П информационным входам мгновенное зна-40 чение состояния делителя 3 частот1 1 хранится до поступления на R-ЕХОД RS-триггера 23 импульсов заднего фронта входного сигнала. Выход задающего генератора 1 через тактовый вход фазового дискриминатора 15 постоянно подключен к первому и второму элементам И 24 и 25. Выход п го разряда Н -разрядного реверсивного счетчика 21 подклктаен к первому и- второму элементам И 24 и 25, определяя знак рассогласования.

Запускающий импульс формирует на выходе RS-триггера 23 сигнал, разре- игающий появление на выходе первого элемейта И 24 или второго элемента И 25, в зависимости от состояния -го разряда п -разрядного реверсив1254589ft

ного счетчика 21, импульсов добавления или исключения соответственно. Импульсы добг1вле1 ия или исключения с выходов первого элемента И 24 или 5 второго элемента И 25 поступают на су1ч гарующий или вычитающий входы YI - разрядного реверсивного счетчика 21, последовательно списывая число, записанное по « информационным входам до 10 нуля. Аналогично работает блок обработки 17, причем запуск RS-триггера 23 и запись по п информационным входам осуществляется одним и тем же импульсом заднего фронта входного 15 сигнала, поступающим с выхода первого элемента И 9. Сброс RS-триггера 23 производится сигналами переноса с двух выходов И -разрядного реверсивного счетчика 21 после их сумми роваНия на элементе ИЛИ 22 при их поступлении на S-вход RS-триггера 23.

При рассогласовании по переднему и заднему фронту между одновременными фронтами входных и выходных сиг35

25 налов, равном по величине и по знак, число ш-шульсов добавления (или исключения) равно числу импульсов на выходе первого или второго блоков обработки 16 к 17, При рассогласовании, одинаковом по знаку, но разным по величине число импульсов добавления (или исключения) равно наибольшему числу импу)чьсов ка выходах первого или второго блоков обработки 16 и 17. При рассогласовании, различном по знаку, но равному по величине на выходе первого и второго элементов ШШ 18 и 19 формируется равное количество имщшьсов добавления и исключения соответственно, но на выходе блока 20 вьщеления преобладаний будет только разность между числат-ш импульсов добавления и исключения (з данном случае нуль),

Особенностью предлагаемого устройства тактовой синхронизации является последовательное и раздельное запоминание разности по переднему и заднему фронтам и одновременное (по импульсу

gg заднего фронта) формирование импульсов добавления и искл очения. Отдельно толькс по переднему фронту корректировка не производится. Корректировка производится только, по тем входным сигналам, которые име- ют длительность больше заданной и сразу по обоим фронтам. Тем самым повышается помехоустойчииость устройст45

55

налов, равном по величине и по знак, число ш-шульсов добавления (или исключения) равно числу импульсов на выходе первого или второго блоков обработки 16 к 17, При рассогласовании, одинаковом по знаку, но разным по величине число импульсов добавления (или исключения) равно наибольшему числу импу)чьсов ка выходах первого или второго блоков обработки 16 и 17. При рассогласовании, различном по знаку, но равному по величине на выходе первого и второго элементов ШШ 18 и 19 формируется равное количество имщшьсов добавления и исключения соответственно, но на выходе блока 20 вьщеления преобладаний будет только разность между числат-ш импульсов добавления и исключения (з данном случае нуль),

Особенностью предлагаемого устройства тактовой синхронизации является последовательное и раздельное запоминание разности по переднему и заднему фронтам и одновременное (по импульсу

заднего фронта) формирование импульсов добавления и искл очения. Отдельно толькс по переднему фронту корректировка не производится. Корректировка производится только, по тем входным сигналам, которые име- ют длительность больше заданной и сразу по обоим фронтам. Тем самым повышается помехоустойчииость устройст

ва -актовой синхронизации, но исключаются перекосы подстройки при преобладаниях (как это имеет место при подстройке по одному фронту).

Формула изобретения

1. Устройство тактовой синхронизации , содержащее последовательно соесоединен к запрещающему входу дискри минатора ложкой синхронизации и управляющему входу усредняющего блока, второй вьтход которого подсоединен к второму управляющему входу блока добавления и исключения импульсов, п выходов делителя частоты подсоединены к соответствукмцим п информационным входам фазового дискриминатора

диненные задающий генератор, блок до- О и п входам фор юрователя стробирую- бавления и исключения импульсов и делитель частоты, последовательно соединенные фазовый дискриминатор и усредняющий блок, выход которого подсоttpix импульсов, вход и второй выход дополнительного делителя частоты подключены соответственно к И -му выходу делителя частоты и установочединен к управляющему входу блока до- 5 ному входу накопителя, а информаци

бавления и исключения иютульсов, а также селектор фронтов посылок, ключ и дискрш«1натор ложной синхронизации причем вход селектора фронтов посылок является входом устройства, о т- личающееся тем, что, с целью уменьшения времени вхождения в синхронизм и повштения помехоустойчивости при искажениях типа преобладание и кратковременных перерывах связи, введены поеледовательио соединенные дополнителып делитель частоты, первый ачшгазатор входного сигнала и первыйэлемент И, последовательно соединенные формирователь CTpo&i- рукйрсх импульсов, второй элемент И и накопитель, а также второй анализатор входного сигнала, при этом выход

задакяцего генератора подсоединен к тактопым входам фазового дискрговжа- тора, второги анализатора входного сигнала и селектора фронтов посыпок, выход ютульсов переднего фронта которого подсоединен к управАяш ему вход/ второго ана- лизатора входного сигиала и первому разрешающему входу фазового

1дискриминатора, выход импульсов заднего фронта селектора фронтов посылок подсоединен через ключ к информа1щонкому входу первого анализатора входного сигнала и второму входу первого элемента И, яыхоц которого подсоединен к запускающему и второму управляющему входам фазового дйскри- минатора, второму входу второго элемента И и информационному входу дискриминатора ложной синхронизация, стробирующий вход и выход которого подкгаочены соответственно к второму выходу форьмрователя стробиругещих им пульсов и установочному входу делителя частоты, выход иакопителя подсоединен к запрещающему входу дискриминатора ложкой синхронизации и управляющему входу усредняющего блока, второй вьтход которого подсоединен к второму управляющему входу блока добавления и исключения импульсов, п выходов делителя частоты подсоединены к соответствукмцим п информационным входам фазового дискриминатора

и п входам фор юрователя стробирую-

ttpix импульсов, вход и второй выход дополнительного делителя частоты подключены соответственно к И -му выходу делителя частоты и установоч

оиный вход и выход второго анализатора входного сигнала подключены со-, ответственно к информационному входу селектора фронтов посыпок и управляющему входу ключа.

2.Устройство по п.1, о т.л и ч а- к ц е е с я тем, что фазовый дискриминатор выполнен в виде последовательно соедияемюос блока обработки импульсов переднего фронта, первого элемента ИЛИ и блока вьаделения преоб- ладаннй, последовательно соединенных блока обработки импульсов заднего фронта R второго элемента ИЛИ, второй

;вход и выход которого подключены соответственно к второму выходу блока обработки импульсов

t переднего фронта и второму входу блока вьщеЛенин преобладаний, второй выход блока обработки импульсов заднего онта подсоединен к вто рому ВХОДУ первого элемента ИЛИ, при этом п кнформационвых входов, разрешающие, запускающие и тактовые входы блоков обработки даетульсов переднего 4фонта и блоков обработки импульсов заднего фронта являются соответственно rt кнформационкьаш, первым и вторым

разрешающим, запускаюор1м и тактовым входами фазового дискриминатора, а первый и второй выходы блока выделения преобладаний являются соответственно первым и вторым выходами фазового дискриминатора.

3.Устройство по пп. 1 и 2, о т - личающееся тем, что блоки обработки импульсов переднего и зад- ittero 4ФОНТОВ выполнены в виде последовательно соединенных элемента ИЛИ, RS-триггера и первого элемента И, а также второго элемента И и п - разрядного реверсивного счетчика, выходы переноса прямого и обратного

9 125458910

счета которого подсоединены к входамвходом блока обработки импульсов пе- элемента ИЛИ, выход ц -разрядногореднего фронта и блока обработки им- реверсивного счетчика подсоединен кпульсов заднего Дронта, R-вход RS- второму входу первого элемента И итриггера и объединенные третьи входы первому входу второго элемента И,5 первого и второго элементов И являют- второй вход которого подключен к вы-ся соответственно запускакицим и так- ходу RS-триггера, выходы первого итовым входами обработки импульсов пе- второго элементов И подсоединены со-реднего фронта и блока обработки им- ответственно к входам прямого и об-пульсов заднего фронта, а выходы пер- ратного счета п -разрядного реверсив-Ювого и второго элементов И являются кого счетчика, и информационных вхо-соответственно первым и вторым выходов и разрешающий вход параллельнойдами блока обработки импульсоп перед- записи являются соответственно и ин-него фронта и блока обработки импуль- формационными входами и разрешающимсов заднего фронта.

Составитель В.Орлов,

Редактор А.Гулько Техред В.Кадар Корректор Е.Сирохман

Заказ 4729/58 Тираж 624 . Подписное . ВНИИПИ Государственного коа-датета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г,Ужгород ул.Проектная,4

Изобретение относится к электросвязи и обеспечивает уменьшение времени вхождения в синхронизм и повышение помехоустойчивости при искаже- mtax типа преобладание и кратковременных перерывах связи. Импульсы задающего генератора 1 поступают через блок 2 добавления и исключения импульсов на счетный вход делителя частоты (ДЧ) 3, имеющего коэф. деления 2. При добавлении или исключении импульсов изменяется частота сигналов на п входах ДЧ 3, И-и выход является выходом устройства. Сигналы с п -го выхода ДЧ 3 поступают на ДЧ 4 и на формирователь 14 стробирую- щих импульсов. Селектор 5 фронтов посылок формирует импульсы, совпадающие с передним и задним фронтами входного сигнала и импульсами задающего генератора 1. Импульсы переднего фронта поступают на фазовый дискриминатор (ФД) 15. Анализатор 7 входного сигнала запрещает прохождение импульса заднего фронта (ИЗФ) через ключ 8, если длительность посылок входного сигнала меньше заданной. Прошедаме через ключ 8 ИЗФ про