Устройство синхронизации сигналов Советский патент 1977 года по МПК H04L7/02 H04J3/06 

матор, а выход управляемого делителя подключен к другому входу иптегратора. На чертеже приведена структурная электрическая схема устройства синхронизации сигналов. Предложенное устройство содержит последовательно соединенные блок 1 выделения сигналов синхронизации, фазовый дискриминатор 2, реверсивный счетчик 3, управитель 4 z генератором 5 и управляемый делитель 6, выходы которого подключены к второму входу фазового дискриминатора 2. Выходы и установочные входы каждого разряда унравляемого делителя 6 через блок 7 нерезапнси кодов соединены с установочными входами и выходами соответствующих разрядов кольцевого регистра 8, а управляющие входы блока 7 перезаписи кодов и шина продвигающих импульсов кольцевого регистра 8 соединены с соответствующими выходами формирователя 9 импульсов перезаписи и продвижения, подключенного к выходу генератора 5 через делитель 10. Выходы реверсивного счетчика 3 подключены к дополнительным входам управителя 4 через интегратор 11, соединенный с блоком 7 перезаписи кодов, к входу которого подключены выходы соответствующих разрядов кольцевого регистра 8 через сумматор 12, а выход управляемого делителя 6 подключен к другому входу интегратора 11. Предложенное устройство работает следующим образом. Сигналы синхронизации с выхода блока 1 поступают па фазовый дискриминатор 2, где сравниваются с опорным сигналом с выхода управляемого делителя 6. Реверсивный счетчик 3 осуществляет усреднение сигнала рассогласования. Импульсы с выхода реверсивного счетчика 3 поступают на входы управителя 4, где осуществляется добавление или исключение импульсов в импульсной последовательности высокой частоты, поступающей на вход управителя 4 от генератора 5. Управляемый делитель 6 понил ает частоту высокочастотной последовательности импульсов до тактовой частоты сигнала. Интегратор И ос ществляет интегрирование величины фазового рассогласования на входе устройства и формирует импульсы управления, компенсирующие частотную расстройку в процессе приема сигнала в каждом временном канале. Пусть за время приема информации от одного из абонентов в соответствующем временном канале устранилось рассогласование меж ду опорны.м и входным сигналами. При этом между эталонным сигналом на выходе делителя 10 и опорным сигналом на выходе управляемого делптеля 6 устанавливается определенный фазовый сдвиг. Этому фазовому сдвигу соответствует определенный код управляемого делителя 6 и интегратора 11 в моменты появления импульсов на выходе делителя 10. Эти коды в конце канального интервала заносятся в кольцевой регистр 8 импульсом записи кода с формирователя 9 импульсов перезаписи и продвижения, причем код управляемого делителя 6 записывается в фазовые, а интегратора 11-в частотные ячейки кольцевого регистра 8. В начале этого же временного канала следующего цикла производится обратная нерезапись кодов, записанных в кольцевом регистре 8 в интегратор 11 и зиравляемый делитель 6, причем код, записанный в частотных ячейках кольцевого регистра 8, переписывается в интегратор 11, а в управляемый делитель 6 записывается код сумматора 12, на входы которого подаются сигналы с выходов частотных и фазовых ячеек иамятн кольцевого регистра 8. В сумматоре 12 производится сложепие кодов, в результате чего код, записываемый в управляемый делитель 6, приобретает приращение, компенсирующее уход фазы опорного сигнала за время Гц-4-, где Гц - длительность цикла, а к - длительность временного канала. Перезапись кода в управляемый делитель 6 и ичтегратор 11 осуществляется импульсом установки кода. Этот импульс также совпадает с эталонным сигналом. Продвил ение кода в кольцевом регистре 8 производится импульсами иродвижения, следующими между имиульсами записи кода и установки кода с формирователя 9. Введение в устройство новых элементов: интегратора 11 и сумматора 12 и соответствующих связей выгодно отличает предлагаемое устройство от основного изобретения, так как позволяет повысить точность фазирования устройства при большом количестве временных каналов. Формула изобретения Устройство синхронизации сигналов по авт. в. № 511715, отличающееся тем, что, с елью повышения точности фазирования ввеены интегратор и сумматор, при этом выходы еверсивного счетчика подключены к дополительным входам управителя через интеграор, соединенный с блоком перезаписи кодов, входу которого подключены выходы соответтвующих разрядов кольцевого регистра через умматор, а выход управляемого делителя подлючен к другому входу интегратора.