Интерполирующий фильтр Советский патент 1983 года по МПК H03H17/06 

Изобретение относится к радиотехнике и может быть использовано для запаздывающего выделения полезной низкочастотной составляющей измеренных сигналов, которое может быть применено, например, при решении задач запаздывающего моделирований а также в обучающихся по предыстории системах.

Известен интерполирующий фильтр содержащий блоки задержки, масштабирующие блоки и блоки суммирования ij.

Недостаток этого фильтра заключается в низкой точности выделения полезного сигнала.

Наиболее близким к изобретению по технической сущности является управляемый фильтр, содержащий последовательно включенные первый -элемент сравнения, ограничитель и первый интегратор, выход которого соединен с другим входом первого элемента сравнения, последовательно включенные детектор знака, второй элемент сравнения, второй интегратор, квадратор, первый масштабный усилитель и первый сумматор, вход детектора знака подсоединен к выходу первого элемента сравнения, а выход сумматора подключен к дополнительному входу ограничителя , последовательно включенные второй масштабный усилитель и вто-о рой сумматор, выход которого подключен к дополнительному входу первого интегратора, вход масштабного усилителя подключен к выходу квадратора, вторые входы обоих сумматоров подсоединены к источникам постоянной величины СЗ}.

Недостатком известного фильтра является низкая точность запаздывающего определения сигнала в связи с тем, что не производится корретировка по разности предварительно сглаженных и фактических сигналов.

Целью изобретения является повышение точности выделения полезного сигнала.

Поставленная цель достигается тем, что в интерполирующий фильтр, содержащий сумматор и последовател ьно соединенные элемент сравнения, ограничитель и интегратор, выход которого подключен к первому входу элемента сравнения, второй вход которого является входом устройства, введены элемент задержки, п элементов памяти, (n+l) блоков вычитания, (п+1) блоков ограничения и (п+1), масштабирующих элементов, при этом i-ый элемент памяти, i-ый блок вычитания, i-ый блок ограничения и i-ый масштабирующий элемент (i 1, 2,...,п} включены последовательно медеду вхоДом устройства и соответствующим входом су алатора.

(п+1)-ый блок вычитаний, (и+1)-ый блок ограничения и (п+1)-ый масштабирующий элемент включены последовательно между входом устройства и (|1-+1)-ым входом .сумматора, вход 5 элемента задержки подключен к вы. ходу интегратора, а выход - к {п+2)-му входу сумматора и к второму входу (п+1)-го блока вычитания. На чертеже представлена структурная элект ическая схема интерполирующего фильтра.

Интерполирующий фильтр содержит последовательно соединенные элемент 1 сравнения, ограничитель 2,

5 интегратор 3, элемент 4 задержйи и сумматор 5, выход которого является выходом устройства, первый вход элемента 1 сравнения соединен с выходом интегратора 3, а второй

вход является входом устройства h цепей, каждая из которых состоит (ИЗ последовательно соединенных эле1мента б-i памяти, блока 7-i вычитания блока 8-1 ограничения, масштабирующего элемента 9-J, включенных между входом устройства и входами сумматора 5, и (п+1)-ую цепь, состояющую из последовательно соединенных блока 7-ii+l вычитания, блока 8-П+1 ограничения и масштабирующего элемента 9-П+1, включенных между входом устройства и входом сзумматора 5, при этом вторые входы ёлоков (7-1)-(7-и+1) вычитания подключены к выходу элемента 4 эадерж5 ки.

Интерполирующий фильтр работает следукяцйм образом.

Входной сигнал х(t) поступает на вход элемента 1 сравнения, где из

л него вычитается сигнал с выхода интегратора 3 и полученная разность

x(t) - x(t)

(t)

поступает на вход ограничителя 2,

Если Е( t) превышает величину огра-j ничивающего напряжения /З, то в ограничителе 2 он ограничивается до этой величины. Это можно ггредставить выражением

Г р, при e(t )//

е ( t) t(t} при -/i(t) Э.

(1) { -f, при (t(.

гдеб(1) - выходной сигнал ограничителя 2.

Сиогнал еЧ t) поступает на интег:ратор 3, на выходе которого получаg ется сглаженный сигнал ). Этот сигнал подается на вход элемента 4 задержки/ где задерживается на время f. с щгхода элемента 4 задержки сигнал (t - ) поступает на входы -блоков 7-i вычитания. В элементах

памяти б-i происходит запоминание входного сигнала, в элементе памяти 6-1 - на время йГ, в 6-2 - на 2 ijT, ... , в б- t - на rvдь, где , а Т - интервал времени, на котором рассчитывается корректировка сглаженного сигнала. Далее сигналы xCt-lAf) с элементов памяти 6-i поступают на блоки 7- вычитания, где сравниваются с сигналами с выхода .элемента 4 задержки. Полученные разности

g.(tbx(t-i/5irb){t-ir}

- Н г- (t- bP lx{t-i-3T)-x {t-r)U(5 X()-X It-tr/ti К- i

/isi((t-i4tJ-xVt)npH|x(t-i4T)-xVT)l(b где K-- весовые коэффициенты, p - величины ограничивающего напряжения блоков 8 ограни- п чения, ff-iAtT- время запаздывания,

поступают на входы блоков 8-i,ограничения, в которых сигналы преобразуются согласно выражению (1). Сигналы с выходов блоков 8-1, 8-2,.,., ) ограничения поступают на входы масштабирующих элементов 9-{ где перемножаются соответственно на. .весовые коэффициенты К, спадающие по экспоненте. Эти сигналы суммируются в сумматоре 5 с сигналом ; элемента 4 задержки 5f(t-IT) и получается сигнал х ( t-С) .который и явля. Jsтcя выходом фильтра Таким образом, в результате вве дения новых элементов повышена точность выделения полезного сигнала по сравнению с йзвестным.

ИНТЕРПОЛИРУЮЩИЙ ФИЛЬТ, содержащий сумматор и последователь- но соединенные элемент сравнения, ограничитель и интегратор, выход которого подключен к первому входу элемента сравнения, второй вход которого является входом устройства, ;о т л и ч а ю ц и и с я тем, что, с целью повышения точности выделе:ния полезного сигнала, в него введены элегчент задержки, п элементов памяти, (п+1) блоков вычитания, : tn -f-l) блоков ограничения и (п +1) ; сшта.6иру10 |их эл ентов, при этом 1-ьШ э;п«лент памяти, i-ый блок вы:чяташ(я, 1-е1й блок ограничения и i-ый лвйсытабирукаций элемент ( { 1, 2,..V,п) включены последовательно меявду входом устройства и соот-,: &&X iTBvi9igu№t вхбасм супима тора, (й +1)-б1й блок вычитания, (и+1 )-ый блок ограничения и (п+1)-ый масшта5ИРУ1ШЦИЙ элемент включены последовательно мазкяу входом устройства и (h+1)-ым входом сумматора, вход ш элемента задержки подключен к выходу интегратора, а выход - к )-му входу сумматора и к второму входу (п-И)-го блока вычитания. 00 о со ел 00 Tt(t-r)