Устройство для умножения Советский патент 1983 года по МПК G06F7/52 

оо ел

О) Изобретение относится k вычислительной технике и может быть исполь зовано при разработке быстрЬдёйству ющих устройств для умножения чисел, представленных в любой позиционной системе счисления в дополнительном коде. По основному авт.св. N 888109 известно устройство для умножения, содержащее регистр множимого, п бло ков вычисления разрядных значений произведения (п - число разрядов мн жимого), п буферных регистров перво группы и п буферных регистров второй группы, причем первые входы бло ков вычисления разрядных значений произведения соединены с выходами соответствующих разрядов регистра множимого, вторые входы - с входами множителя устройства, третьи и четвертые входы - с выходами соответствующих буферных регистров первой и второй групп, входы буферных регистров первой и второй групп соединены соответственно с выходами старшего и младшего разряда соответствующих блоков вычисления разрядных значений произведения, выход первого буферного регистра второй группы подключен к выходу устройств четвертый вход последнего блока вычисления разрядных значений,произве дения соединен с входом коррекции устройства СП. Недостатком это устройства является невозможность умножения на Нем чисел, представленных в дополнительном коде, что существенно суж ет область его применения. Цель изобретения - расширение об ласти применения устройства за счет возможности умножения чисел в допол нительном коде. Поставленная цель достигается тем что устройство для умножения дополнительно содержит блок преобразования множителя в дополнительный код, информационныйвход которого соедине со входом множителя устройства, первый и второй управляющие входы - со входами знака множимого и признака дополнительного кода устройства соответственно, а выход - с четвертым входом последнего блока вычисления разрядных значений произведения. Кроме того,блок преобразования мн Жителя в дополнительный код содержит счетчик, регистр и Триггер, выход 0Ч которого подключен к счетному входу счетчика, а информационный выход к информационному входу счетчика, выход которого является выходом блока , информационный вход которого соединен с информационным входом счетчика, выход переполнения которого соединен с информационным входом триггера, установочный вход которого соединен с установочным входом регистра и вторцм управляющим входом блока, первый управляющий вход которого подключен к разрешающему входу регистра. На фиг.1 приведена структурная схема устройства; на фиг.2 - блок преобразования множителя в. дополнительный код для случая двоично-кодированной системы счисления. Устройство содержит (фиг.1) п-разрядный регистр1 мн кимого, блоки 2 вычисления разрядных значений произведения, буферные регистры 3 и первой и второй групп соответственно, блок 5 преобразования множителя в дополнительный код, вход 6 множителя устройства, входы 7 и 8 знака множимого и признака дополнительного кода устройства соответственно выход 9 устройства. Первый вход 1-го блока 2 вычисления разрядных значений произведения (I 1,2,...,п) соединен с выходом 10 1-го разряда регистра 1 множимого, второй вход - с входом 6множителя устройства, третий вход с выходом i-ro буферного .регистра 3 первой группы,, четвертый вход - с выходом i 4- 1 -го буферного регистра k второй группы, примем его выход 11 старшего разряда соединен с 1-м буферным регистром 3 первой группы, а выход 12 младшего разряда с Г-м буферным регистром второй . группы. Информационный вход блока 5 преобразования множителя е дополни- ; тельный код соединен со входом 6 множителя устройства, а его первый и второй управляющие входы - с входами 7и 8 знака мнсякимого и признака дополнительного кода устройства соответственно, выход блока 5 преобразоп вания мншителяВ дополнительный код соединен с четвертым входом последнего блока 2 вычисления разрядных значений произведения, выход первого буферного регистра 4 второй группы является выходом 9 устройства. Совокупность -го блока 2 вычисле ния разрядных значений произведения и i-x буферных регистров 3 и 4 может быть конструктивно выполнена в виде единого модуля 13,- реализованного, например, как болыдая интегральная схемй. Включение в модуль 13 соотвествующего разряда регистра 1 мнсйкимого в качестве его третьего буферного регистра обеспечивает однородность устройства умножения чисел. , Блок 5 преобразования множителя в дополнительный код осуществляет последовательное формирование дополнительного кода множителя, начиная с млад1 их разрядов, и содержит (()иг.2) К-разрядный двоичный комбинационный счетчик Ц, К-разрядный регистр 15 и триггер 16, причем выход триггера 16 подключен к счетному входу счетчика 1, информационный вы ход которого подключен к информационному входу регистра. 15, выход которого является и выходом блока 5, информационный вход блока 5, являющийся входом 6 множителя устройства, соединен с информационным входом счетчика И, выход переполнения кото рого соединен с информационным входо триггера 16,установочный вход которо го соединен с установочным входом регистра 15 и вторым управляющим входом блока 5, являющимся входом 8 признака дополнительного кода устройства, первый управляющий вход бло ка 5, являющийся и входом 7 знака множимого устройства, подключен к разрешакадему входу регистра 15Блок 5 преобразования множителя в дополнительный код работает еле - дующим образом. В исходном состоянии его регистр 15 обнулен, а в триггере 1б записана единица (запись этой единицы осуществляется через второй управлпющий вход блока 5, являющийся и рходо 8 признака дополнительного кода). Далее в каждом такте работы устройства в счетчике производится прибавление к младшей цифре К-инверсных двоичных цифр множителя, поступающих на его информационный вход со входа 6 множителя устройства { предполагается, что по этому входу в каждом такте поступает наряду е К-прямыми К-инверсных двоичных цифр множителл), 55 содержимого триггера 16, а получиБ;иа- яся при этом сумма и перенос записываются соответственно в регистр 01 Л 15 и триггер 16 (регистр 15 в блоке 5 фактически выполняет роль рднотактной линии задержки информации). 3ai пись информации в регистр 15 осушесталяется только при наличии разрешающих потенциалов на входах 7 и 8 устройства одновременно. Наличие разрешающего потенциала на входе 7 устройства соответствует отрицательному множимому, а наличие разрешающего потенциала на 8 означает,что в устройстве производится умножение числа в дополнительном коде ( в противном случёе предполагается, что выполняется умножение чисел без учета их знаков,т.е.8 беззнаковой форме). Причем функции блока 5 преобразования множителя в дополнительный код в принципе может выполнить дополнительно введенный в устройство модуль 13, если, например, его- первый вход соединить со входом .6 множителя; а на второй и четвертый г.ходы подавать соответственно в каждо„ такте и только в первое такте К-разрядный- двочиный код 00... 01 при условии, что множимое отрицательное (в противном случае на эти входы необходимо подавать нули). Это обеспечивает однородность устройства для умножения на уровне идентичных модулей 13 и может оказаться целесообразным при небольших знамениях к. Работу устройства для умножения чисел рассмотрим применительно к двоично-кодированной -и системе счисления, т.е. когда каждый разряд как множимого, так и множителя представляет собой набор из к двоичных цифр. В исходном состоянии буф ерные регистры 3 и j всех модулей 13, а также регистр 15 блока 5 преобразования множителя .в дополнительный код обнулены, в триггере 16 блока 5 записана единица, а в регистре 1 множимого хранится п-разрядный 2-й код множимого (n-k - разрядный двоичный дополнительный код множимо-, го). В каждом из У1 первых тактов работы устройства на его вход 6 поступает параллельно К двоичных разрядов множителя., начиная с его младших разрядов. При этом в i -м блоке 2 вычисления разрядных значении произ-ведения осуществляется умножение К двоичных разрядов множителя, поступающих на его второй вход со входа - 6 устройства, на К двоичных разрядов множимого, поступающих на его первый вход с выхода 10 f-ro 2-го разряда регистра 1 множимого и при бавление к К младшим разрядам получившегося при этом 2-К- - разрядного произведения, через четвертый и третий входы блока 2 соответственно младших двоичных разрядов произведения (i + 1)ro блока 2, сформированны в предыдущем такте и хранимых в буферном регистре 4 ( модуля 13 и К старших двоичных разрядов произведения i то блока 2, сформированных, в предыдущем такте и хранимых в буферном регистре 3 t го модуля 13. После этбго сформированные К младших двоичных разрядов произведения i -го блока 2 с его выхода 12 записываются в i-и буферный регистр , а К старших двоичных разрядов произведения с выхода 11 в i -и буферный регистр 3. Одновременно с формированием разрядных произведений в блоках 2 устройства в течение первых И тактов .его работы в блоке 5 преобразования множителя в дополнительный код формируется последовательным образом ( по К двоичных разрядов в каждом такте) дополнительный код множителя, если только множимое отрицательное, значение которого ,по К двоичных разрядов поступает в каж дом такте, кроме первого, на четвертый вход последнего блока 2 формирования разрядных значений произведе ния (в первом такте на этот вход поступает нулевая информация, так как в исходном состоянии регистр 15 блока 5 обнулен). Этим самым практическ производится прибавление кц старшим разрядам произведения множимого на множитель дополнительного кода множителя, т.е. вводится кор рекция в результат по знаку мноЖИМОГО. I После выполнения первых п тактов работы устройства осуществляется дополнительно еще п тактов, в течение которых из устройства выводится с соответствующим преобразованием информация, хранимая в буферных регистрах 3 и всех модулей 13- При этом, если множитель положительный, то на вход 6 устройства в каждом такте подается нулевой К-разрядный 016 двоичный код 0...000, если же житель отрицательный - единичный К-разрядный двоичный код 1...111К(подачу этих кодов легко осуществить, производя в регистре множителя модифицированный сдвиг информации, т.е. заполняя высвобождающиеся при сдвиге разряды значением знакового разряда множителя). Этим осуществляется прибавление к и старшим разрядам произведения мнок имого на множитель дополнительного кода множимого, т.е. вводится коррекция в результат по .знаку множителя. Получение дополнительного кода множимого здесь основано на том, что и младших разрядов произведения h-разрядного множимого на максимально возможное И-разрядное число и есть дополинительный код множимого. Вывод 2- И-разрядного произведения множимого на множитель в устройстве осуществляется в течение. 2VI тактов его работы через выход 9 в параллельно-последовательном коде (по к двоичных разрядов в каждом такте). В табл.1 для. всех сочетаний знаков сомножителей приведены сведения о том. что используется в устройстве в качестве коррекции результата и как оНа формируется в нем. Как видно из таблицы, в устройстве фактически используется хорсжю известный алгоритм умножения чисел в дополнительном Коде с двумя явными коррекциями. Следует только отметить, что если знаки множимого и множителя входят в их старшие 2 -е цифры (это всегда может быть обеспечено, например. За смет расширения разрядной сетки сомножителей, то в качестве коррекций используются дополнительные коды множимого и множителя, а знак рез,ультата определяется автоматически двумя старшими двоичными разрядами наиболее значимой 2-й цифры произведения: 00 означает, что произведение полоительное, 11 определяет отрицательное произведение, 01 укаывает на то, что произошло полоительное переполнение при умножении двух наибольших по модулю отрицательных чисел;., сочетание 10 ыть не может. Если же знаки множимого и множителя не являются составной. 7 частью их старших .х цифр, то умножение производится точно так же, как и в предыдущем случае, за исключением следующих двух обстоятельств: во-первых, в качестве коррекций используются не дополнительные коды, а дополнения множимого и множителя, т.е. дополнительные коды без знаков (дополнения,как и дополнительные коды, получаются в устрой стве автоматически либо в блоке 5 преобразования множителя в дополнительный код, либо за счет подачи на вход 6 устройства единиц в течение и дополнительных тактов его работы во-вторых, знак результата должен быть сформирован отдельно путем сложения п-о модулю даа знаковых раз рядов сомножителей (схема формирова ния знака для этого случая не показана) . Рассмотрим принцип работы устрой ства для случая, когда И 2, К, а знаки множимого и множителя входя в их старшие 2-е цифры. Пусть множи мое X : -1001111, множитель У 1 -П00111, тогда произведение Р Х-У + 01111111001001. 8 устройстве множимое и множитель представлены в дополнительном коде: Xi)n 10110001 и Ур 10011001. Все основные действия, выполняемые устройством при умножении заданных сомножителей, приведены в табл.2. После выполнения четырех тактов на выходе 9 устройства сформировано произведение Р 0001111111001001, два старших двоичных разряда которого указывают на то, что оно положи тельное (это произведение формируется по четыре двоичных разряда в каждом такте). Таким образом, предложенное устройство при том же быстродействии, что и известное, обеспечивает умножение чисел как в дополнительном коде, так и в беззнаковой форме, т.е. без учета их знаков. Этим самым значительно расширена область его применения в сравнении с известным устройством. Таблица 1

Результат не кор-ректируется

Дополнительный код множителя

Дополнительный код

+ множимого

Дополнительные коды множимоно и множителя

апись информации в регистр 15 блока 5 блокируется по входу 7 устройства

На вход 6 устройства в течение п дополнительных тактов подаются нули

Разрешается прием информации в регистр 15 блока 5 по входам 7, 8 устройства

На вход 6 устройства в течение

п дополнительных тактов поступают

нули.

Прием информации в регистр 15

блока 3 блокируется по входу

7 устройства

На вход 6 устройства в течение

п дополнительных тактов подаются

единицы

Разрешается прием информации

в регистр 15 блока 5 по входам

7,8 устройства.

На вход 6 устройства в течение п дополнительных тактов поступают

единицы

1011 1001

01100011

0000

0000

01100011

1011

1001

01100011

+ 0110

+ 0111

01110000

0000

1011

1111

ТПТ0010Т 0111 0110

10110010

Т а б л и

ц а

0001

100) 1001

00001001 0000 0000

1100

1111

00001111 0000 0000

00001111