Устройство для умножения чисел Советский патент 1993 года по МПК G06F7/52 

Изобретение относится к области вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел, представленных в любой позиционной системе счисления. Особенно эффективно его применение при использовании технологии БИС и СБИС.

Целью изобретения является сокращение аппаратурных затрат.

На фиг. 1 приведена функциональная схема устройства для умножения чисел; на фиг.2 - функциональная схема блока вычисления разрядных значений произведения; на фиг.З - массивы частичных произведений, формируемые в узлах умножения блока вычисления разрядных значений произведения при его разрядности для случая 28- 256 - ричной системы счисления (. ); на фиг.4 - массив слагаемых, который суммируется каждым блоком вычисления разрядных значений произведения до получения четырехрядного кода; на фиг.5 процесс суммирования массива слагаемых фиг.4 в узле суммирования блока вычисления разрядных значений произведения; на фиг.6 - процесс приведения четырехрядного кода разряда произведения, формируемого на выходе первого буферного регистра второй группы, к двухрядному коду в первом блоке при ведения с учетом содержимого его регистра задержки.

Устройство Для умножения чисел содержит (фиг. 1)п-разрядный регистр 1 множимого, (п+1) блоков 2 вычисления разрядных значений произведения, (п+1) буферных регистров 3 первой группы, (п+1) буферных регистров 4 второй группы, m блоков 5 приведения (.2,3...), вход 6 множителя устройства, первый 7 и второй 8 и третий 9 входы коррекции устройства, выход 10 устройства.

Блок 2 вычисления разрядных значений произведения (фиг.2) содержит два узла умножения 11, 12 и узел суммирования 13.

ел

С

vi ю

vj

N3

Рассмотрим функциональное назначение и реализацию узлов и блоков устройства.

Регистр 1 предназначен для хранения значения n-разрядного множимого и может быть реализован на синхронных двухтактных Д-триггерах,

Блоки 2 предназначены для вычисления разрядных значений произведения. Узлы 11, 12 формируют две усеченных матрицы произведений множителя X на соседние разряды множимого Y и Y в соответствии с фиг.3(а и б). Эти матрицы произведений вместе со слагаемыми, поступающими на входы первого и второго слагаемых блока 2, образуют массив слагаемых, суммируемый в узле 13 и показанный на фиг.4 для случая двоично-кодированной 2 -256-ричной системы счисления (, ) в предложении, что на выходе каждого блока вычисления разрядных значений произведения формируется значение функции в четырехрядном коде. Первое слагаемое обозначено знаками +, второе слагаемое знаками - х, усеченная матрица произведений,, сформированная узлом 11 - знаками -, а усеченная матрица произведений, сформированная узлом 12, показана в виде точек. Процесс суммирования массива на фиг.4 в узле 13 блока 2 показан на фиг.5 и осуществляется с использованием однораз: рядных двоичных сумматоров. Те двоичные разряды слагаемых массива, которые обрабатываются одним одноразрядным двоичным сумматором, обведены овальной линией. Как видно из фиг.5, преобразование исходного шестнадцатирядного кода к четырехрядному на выходах старшего и младшего разрядов блока 2 осуществляется за три шага с использованием 63 одноразрядных двоичн ых сумматоров (их содержит узел 13), а узлы 11 и 12 содержат 64 двухвходовых элемента И.

Буферные регистры 3,4 предназначены для хранения информации, формируемой на выходах блоков 2, они могут быть реализованы на синхронных двухтактных Д-тригге- рах с входами установки в нулевое состояние.

Каждый блок 5 предназначен для приведения многорядного кода информации на своем входе к коду меньшей рядности (для гл-го блока 5 - к однорядному коду результата). Блок 5 содержит узел 14 суммирования, регистр 15 задержки и буферный регистр 16, причем узел 14 должен обеспечивать задержку на преобразование кодов меньшую или равную задержке на блоках 2 вычисления разрядных значений произведения. В рассматриваемом примере каждый узел 14 должен осуществлять преобразование не более, чем за три шага, поэтому в устройстве требуется два блока 5 приведения. На фиг.6 изображен процесс суммирования в узле 14 первого блока 5 разряда произведения сомножителей в четырехрядном коде, хранимого в первом регистре 4, и двухрядной информации, хранимой в регистре 15 задержки этого блока 5. Преобразование исходного шестирядного кода к двухрядному осуществляется за три шага с использованием 16 одноразрядных двоичных сумматоров. При окончании процесса преобразования восемь младших двоичных

разрядов в двухрядном коде с выхода суммы

узла 14 записываются в регистр 16, а один старший двоичный разряд в двухрядном коде с выхода переноса узла 14 записывается в регистр 15. В качестве узла суммирования

второго блока 5 используется восьмиразрядный двухвходовой сумматор с ускоренным переносом, с выхода суммы которого в регистр 16 второго блока 6 записывается однорядный код разряда результата, а с выхода переноса в регистр 15 записывается один двоичный разряд переноса. Буферные регистры 16 и регистры 15 задержки блоков 5 могут быть реализованы на синхронных двухтактных Д-триггерах с входами установки в нулевое состояние.

В целях упрощения на структурных схемах условно не показаны цепи установки в нулевое состояние регистров 3, 4, 15, 16 и цепи синхронизации всех регистров устройства, однако, можно отметить, что имеется общая цепь синхронизации регистров 3, 4, 15 и 16, а цепь установки в нулевое состояние этих регистров соединена с цепью синхронизации регистра 1.

Совокупность блока 2 и соответствующих ему регистров 3 и 4 может быть конструктивно выполнена в виде операционного модуля (на фиг.1 показан штрих-пунктирной линией), реализованного, например, как

большая интегральная схема.

Устройство для умножения чисел работает следующим образом.

В исходном состоянии буферные регистры 3, 4 и регистры 15, 16 блоков 5 обнулены, в регистре 1 хранится без знака n-разрядный 2к-ичный код множимого ( - разрядный двоичный код). Здесь предполагается, что множимое и множитель .представлены в двоичнокодированной 2к-ичной системе счисления, т.е. каждый разряд как множимого, так и множителя представляет собой набор из к двоичных цифр. Умножение в устройстве осуществляется за 2n-t-m тактов.

В каждом из п первых тактов работы устройства на его вход 6 поступает один разряд множителя (параллельно к двоичных разрядов). При этом в 1-м блоке 2 осуществляется усеченное умножение (см. фиг.З) разряда множителя, поступающего на его вход множителя с входа б устройства, на 1-й разряд множимого (в узле 11), поступающий на его первый вход множимого с выхода 1-го разряда регистра 1, а также на (М)-й разряд множимого (в узле 12), поступающий на его второй вход множимого с выхода (И)-го разряда регистра 1 и подсуммирование (в узле 13) младшего разряда произведения (1+1)-го блока 2, сформированного в предыдущем такте и хранимого в (1+1)-м регистре 4 и старшего разряда произведения 1-го блока 2, сформированного в предыдущем такте и хранимого в 1-м регистре 3. По окончании каждого такта с выходов старшего и младшего разрядов 1-го блока 2 в 1-ые регистры 3 и. 4 записываются два разряда произведения. Одновременно с работой блоков 2 вычисления разрядных значений произведения в блоках 5 приведения осуществляется преобразование по конвейерному принципу многорядного кода результата, хранимого в первом регистре 4, к однорядному коду на выходе 10 устройства.

После выполнения п первых тактов работы устройства на его вход 6 множителя поступает нулевая информация и далее осуществляется еще дополнительно (n+m) тактов, в течение которых из устройства выводится информация, хранимая в буферных регистрах 3, 4, а также в регистрах 15, 16 блоков 5. Вывод 2п-разрядного произведения в устройстве осуществляется через его выход 10 в параллельно-последовательном коде по к двоичных разрядов в каждом такте, начиная с (т+1)-го такта работы устройства (в первых m тактах младший разряд результата последовательно передается с соответствующими преобразованиями из блока 5 в блок 5 в направлении к выходу 10 устройства).

В рассматриваемом случае на входы 7- 9 устройства во всех 2 n+m тактах его работы подавалась нулевая информация. Если же требуется подсуммировать к вычисляемому произведению дополнительные слагаемые, например, при введении коррекции по знакам при умножении чисел, представленных в дополнительном коде, то необходимо подать на соответствующие входы 7-9 требуемую информацию, что обеспечит подсуммирование без дополнительных временных затрат.

Следует особо отметить, что умножение n-разрядных чисел в устройстве (как и в известном) может быть выполнено и за (п ) тактов, если после выполнения п-го такта содержимое буферных регистров 3, 4 и результаты блоков 5 подать для окончательно- го суммирования на соответствующие входы быстродействующего многовходово- го блока суммирования (на фиг.1 такой блок суммирования и соответствующие связи показаны штриховыми линиями).

0Фор.-мула изобретения

1. Устройство для умножения чисел,

содержащее регистр множимого, п блоков

вычисления разрядных значений произведения л-разрядность множимого), две груп5 пы по п буферных регистров и m блоков приведения (,2,3...), причем вход множителя 1-го блока вычисления разрядных значений произведения (,...п) соединен с входом множителя устройства, первый вход

0 множимого 1-го блока вычисления разрядных значений произведения соединен с выходом 1-го разряда регистра множимого, вход первого слагаемого i-ro блока вычисления разрядных значений произведения сое5 динен с выходом 1-го буферного регистра первой группы, вход второго слагаемого 1-го блока вычисления разрядных значений произведения соединен с выходом (1+1)-го буферного регистра второй группы (,...,n-1),

0 выходы старшего и младшего разрядов i-ro блока вычисления разрядных значений произведения соединены соответственно с входами i-x буферных регистров первой и второй групп, выход первого буферного ре5 гистра второй группы соединен с входом первого блока приведения, выход j-ro блока приведения (,...,m-1) соединен с входом (j+1)-ro блока приведения, выход т-го блока приведения соединен с выходом устройст0 ва, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат устройства, оно содержит (п+1)-й блок вычисления разрядных значений произведения и (п+1)-е буферные регистры первой и второй групп,

5 причем второй вход множимого (i+1)-ro блока вычисления разрядных значений произ- , ведения соединен с выходом i-ro разряда регистра множимого, вход второго слагаемого п-го блока вычисления разрядных зна0 ченмй произведения соединен с выходом (п+1)-го буферного регистра второй группы, вход множителя (п+1)-го блока вычисления разрядных значений произведения соединен с входом множителя устройства, первый

5 вход множимого - с первым входом коррекции устройства, вход первого слагаемого - с выходом (п+1)-го буферного регистра первой группы, вход второго слагаемого - с вторым входом коррекции устройства, выходы старшего и младшего разрядов (п+1)-го

блока вычисления разрядных значений произведения соединены соответственно с входами (п+1)-х буферных регистров первой и второй групп, третий вход коррекции устройства соединен с вторым входом множимого первого блока вычисления разрядных значений произведения.

2. Устройство по п.1, о т л и ч а ю щ е е- с я тем, что блок вычисления разрядных значений произведения содержит два узла умножения и узел суммирования, причем вход множителя блока соединен с первыми

0

входами узлов умножения, вторые входы которых соединены соответственно с первым и вторым входами множимого блока, входы первого и второго слагаемых которого соединены соответственно с первым и вторым входами узла суммирования, третий и четвертый входы которого соединены с выходами соответственно первого и второго узлов умножения, первый и второй выходы узла суммирования соединены соответственно с выходами старшего и младшего разрядов блока.

Изобретение относится к области вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовления с применением БИС и СБИС. Цель изобретения - сокращение аппаратурных затрат устройства. Устройство содержит регистр множимого, (п+1) блоков вычисления разрядных значений произведения (п - разрядность множимого), две группы по (п+1) буферных регистров и m блоков приведения. Цель достигается за счет изменения функции блоков вычисления разрядных значений произведения. 1 з.п. ф-лы, 6 ил.

Фиг.1

sfe з-УтЛзftx У7х« л V5 У&

V 5 «5 {/dX7 У7Д7 У«Х7 W We №i Уз г- (Ьг5

У У 4s У Уз Уг У

X Xg 5 Хц Х$ 2 }

ад ад Ял У №1

УМг УвЬгУкХгУъХг Ыг Ыг &Х3 ЛХз УзХз W У«Д №УгЛ У/Л

5«rX5 «Г% У;

{ Уб Уз « % У/ У/

Л7 А 5 J %2 Xf

- С со

..

-Cs

К XX X К X X X XXX XXX X XX XX XXX X

ххх х 4-+.

XXX X ++Ч-К

2827 риг. 6