Устройство для умножения Советский патент 1987 года по МПК G06F7/52 

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в любой позиционной системе счисления. Особенно эффективно его применение при использовании больших интегральных схем.

Цель изобретения - пов ш1ение быстродействия устройства.

На фиг. I изображена структурная схема устройства для умножения; на фиг. 2 - массив слагаемых, для случая двоично-кодированной 64-ричной системы счисления (Ь 2 и k 6), ко- торый суммируется каждым блоком вычисления разрядных значений произведения до тех пор, пока на его выходах не получаются старшая и младшая цифры разрядного произведения в двух- рядном коде; на фиг. 3 - процесс суммирования массива слагаемых по фиг.2 в каждом блоке вычисления разрядных значений произведения.

Устройство для умножения содержит п-разрядный регистр множимого, п блоков 2 вычисления разрядных значений произведения, п буферных регистров 3 первой группы, п буферных регистров 4 второй группы, блок 5 при- ведения, состоящий из узла 6 суммирования и регистра 7 задержки, вход 8 коррекции и вход 9 множителя устройства, выход 10 устройства, выход 11 i-ro разряда регистра 1 множимого, выход 12 старшего разряда блока 2, выход 13 младшего разряда блока 2, выход 14 переноса узла 6, выход 15 суммы узла 6. Совокупность i-ro бло ка 2 вычислелия разрядных значений произведения и i-x буферных регистров 3 и 4 может быть конструктивно выполнена в виде единого модуля 16.

Каждьй блок 2 вычисления разрядных значений произведения является ком- бинационной схемой, выполняющей следующие функции

F X-Y + А + В,

где X, Y - значения первого и второго сомножителей блока 2 соответственно; Л, В - значения первой и второй групп слагаемых блока 2 соответственно (в общем случае количество слагаемых в группах может быть различным).

На фиг. 2 для случая использования в устройстве двоично-кодированной 64-ричной системы счисления (т.е. когда , 2 64) и в

предположении,что старшая н младшая цифры разрядного произведения блока 2 формируются в двухрядном коде, приведен массив слагаемых, коГорый суммируется каждым блоком 2 вычисления раз разрядных значений произведения устройства. Первая группа слагаемых А блока 2 изображена знаком +, вторая группа слагаемых В показана знаками Х, а массив частичных произведений образующийся в блоке 2 в результате перемножения сомножителей X, Y, изображен в виде матрицы точек.

Фиг. 3 иллюстрирует процесс суммирования в блоке 2 массива слагаемых, показанного на фиг. 2. Суммирование осуществляется по так называемому экономичному алгоритму сворачивания многорядного кода к двухрядному с использованием одноразрядных двоичных сумматоров. Те двоичные разряды слагаемых массива, которые обрабатываются одним и тем же одноразрядным двоичным сумматором, обведены овальной линией. Как видно из фиг. 3, преобразование исходного девятирядного кода к результирующему двухрядному коду осуществляется за четыре щага I-IV. В результате этого на выходах 12 и 13 блока 2 и старшая 64-рич- ная, и младшая 64-ричная цифры его разрядного произведения формируются в двухрядном коде.

Блок 5 предназначен для приведения к однорядному коду многорядного кода результата, формируемого в процессе умножения в первом буферном регистре 4 второй группы. I

Устройство для умножения работает следующим образом.

В исходном состоянии регистр 7 задержки и буферные регистры 3 и 4 всех модулей 16 обнулены, в регистре I множимого хранится без знака п-разрядный 2 -ичный код множимого (n-k- разрядный двоичный код множимого). Здесь предполагается, что множимое и множитель представлены в двоично- кодированной 2 -ичной системе счисления, т.е. Кс1ждый разряд как множимого, так и множителя, представляет собой набор из k двоичных цифр.

В каждом из п первых тактов работы устройства на его вход 9 поступает параллельно k двоичных разрядов множителя, начиная с младших разрядов. , При этом в i-oM блоке 2 вычисления разрядных значений произведения осушествляртся умиоженУ1е k двоичных разрядов множимого, поступающих на его вход первого сомножителя с выхода 11 i-ro 2 -ичного разряда регистра 1 множимого, на k двоичных разрядов множителя, поступающих на его нход второго сомножителя с входа 9 множителя устройства, и прибавление к k младшим двоичным разрядам получившегося при этом 2-k-разрядного произведения слагаемых, riocTynaroniiix с выхода i-ro буферного регистра 3 на вход сла слагаемых i-ro блока 2, и слагаемых, поступающих с выхода (i+l)-ro буферного регистра 4 на вход слагаемых i-ro блока 2.

После этого сформированные в многорядном коде (в частном случае в двухрядном) k старших двоичных разрядов результата i-ro блока 2 с его выхода 12 записываются в i-e буферные регистры 3, а k младших двоичных разрядов результата, также сформированные в многорядном коде (в частном случае в двухрядном),с его выхода 13 записываются в i-й буферный регистр А Одновременно с работой блоков 2 вычисления разрядных значений произведения работает и блок 5, который осуществляет приведение к однорядному коду многорядного кода, формируемого в процессе умножения в первом буферном регистре 4.

После выполнения п первых тактов работы устройства на его вход 9 множителя поступает нулевая информация и далее осуществляется еще дополнительно п тактов, в течение которых из устройства выводится с соответствующим преобразованием информация, хр анимая в регистре 7 задержки блока 5 и в буферных регистрах 3 и 4 все модулей 16. Вывод 2-п-разрядного произведения в устройстве осуществляется через его выход 10 в параллёльно-по- следовательном коде (по k двоичных разрядов в каждом такте).

В рассмотренном случае на вход 8 коррекции устройства во всех его 2п тактах подавалась нулевая информация В тех же случаях, когда требуется получить округленное п-разрядное произведение, необходимо в первом такте работы устройства на его вход 8 коррекции подать k-разрядный двоичный код ,1 00.. . 000. Это позволяет осущестквить округление без дополнительных

временных затрат.

Используя определенным образом вход 8, можно одновременно выполнять в нем операцию умножения двух п-раз- рядных чисел с подсуммированием к п старшим разрядам произведения некоторого п-разрядного слагаемого или группы слагаемых. Вход В может быть эффективно использован также для введения в произведение коррекции при умножении чисел в дополнительном коде.

Умножение п-разрядных чисел в устройстве может быть выполнено и за () тактов, если после выполнения п-го такта содержимое буферргых регистров 3 и А модулей I6 подать для окончательного суммирования на соответствующие входы быстродействующего много входового блока суммирования (блок суммирования и соответствующие связи показаны штриховой линией).

Формула изобретения

Устройство для умножения, содержащее регистр множимого, п блоков вычисления разрядных значений произведения (п - число разрядов множимого), п буферных регистров первой группы, п буферных регистров второй группы, выход i-ro разряда регистра множимо7 го соединен с входом первого сомножителя i-ro блока вычисления разрядных значений произведения (i 1,2,...,п) вход второго сомножителя которого соединен с входом множителя устройства, выход i-ro буферного регистра первой группы соединен с входом первого слагаемого i-ro блока вычисления разрядных значений произведения, вход вто- рого слагаемого которого соединен с вьгходом (i+l)-ro буферного регистра второй группы, вход второго слагаемого i-ro блока вычисления разрядных значений произведения соединен с входом коррекции устройства, входы буферных регистров первой и второй групп соединены с выходами старшего и младшего разрядов соответствующих блоков вычисления разрядных значений произведения, отличающее- с я тем, что, с целью повьппения быстродействия, значения младшего и старшего разрядов произведения блока вычисления разрядных значений произведения формируются в многорядном коде, в него введен блок приведения, в состав которого входят узел суммирования и регистр задержки, при этом вы513222656

ход первого буферного регистра второй выходом регистра задержки, вход кото- группы соединен с входом первого ела- рого соединен с выходом переноса уз- гаемого узла суммирования, вход вто- ла суммирования, выход суммы которо- рого слагаемого которого соединен с го является выходом устройства.

Я

i-h-f-f-lf-f-f-b-f-b

X ХХХХХ X X X X X X

т

/.

У

Фив. 2

Составитель Н. Маркелова Редактор П. Гереши Техред Л.Олийнык Корректор,А. Ильин

.,J...-ТТ---..--.-... - -

Заказ 2865/45 Тираж 672Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

//////////л

12 f/J Фиг.З

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в любой позиционной ти. спольвую, й .1 системе счисления. Особенно эффектив - но его применение при использовании больших интегральных схем. Целью изобретения является повышение быстродействия устройства за счет обеспечения возможности формирования на выходах блоков вычисления разрядных значений произведения старших и младших цифр их разрядных произведений в многорядном коде. Она достигнута за счет того, что устройство для умножения, содержащее регистр 1 множимого, п блоков вычисления разрядных значений произведения, буферные регистры 3 и А первой и второй групп, содержит блок 5 приведения, состоящий из узла 6 суммирования и регистра 7 задержки. Зил. efO со