Устройство для умножения Советский патент 1981 года по МПК G06F7/52 

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродейст вующих устройств умножения чисел, удобных для изготовления в составе больших интегральных схем (БИС). Сомножители могут быть представлены в .любой позиционной системе счисления Известно устройство для умножения, содержащее накопитель (блок формирования произведения), осуществ ляющее перемножение множимого А на множитель ...b, причем в предварительно очищенный накопитель число А прибавляется Ъ раз, затем оно сдвигается влево на один разряд и вновь прибавляется в накопитель bf, раз и так до тех пор, пока все разря ды числа В не будут обработаны 1. Известно также устройство для умножения, содержащее регистры множимого и множителя, буферные регистры блоки умножения, сложения и накапливающий суммато з, причем каждый разряд накапливающего сумматора совмест но с соответствующими блоками умножения и сложения образует блок вычисления разрядных значений произве дения 2. Недостатками известного устройства являются недостаточное быстродействие, определяемое быстродействием накапливающего сумматора, имеющего достаточно сложную конструкцию, а также некоторая сложность ввиду . использования устройством управляющих сигналов нескольких видов. Целью изобретения. ;являются по- . вышение быстродействия и упрощение устройства. Для достижения поставленной цели устройство для умножения, содержащее регистр множимого, п блоков вычисления разрядных значений произведения (п - число разрядов множимого), п буферных регистров первой группы, причем первые входы блоков вычисления разрядных значений произведения соединены с выходами соответствующих разрядов регистра множимого, вторые входы - с входом множителя устройства, третьи входы - с выходами соответствующих буферных регистров первой группы, оно содержит п буферных регистров второй группы, выход каждого из которых соединен с четвертым входом соседнего младшего блока вычисления разрядных значений произведения, выход первого буферного

регистра второй группы подключен к выходу устройства, четвертый вход последнего блока вычисления разрядных значений произведения соединен с входом коррекции устройства, входы буферных регистров первой и второй групп соединены соответственно с выходами старшего и младшего разрядов соответствующих блоков вычисления разрядных значений произведения.

Устройство предназначено для ум ножения операндов в системах счисления с основанием .

На фиг.1 представлена функциональная схема устройства для .умножения; на фиг.2 - блок вычисления разрядных значений произведения для случая двоично-кодированной шестнадцатиричной системы счисления ().

Устройство содержит п-разрядный регистр 1 множимого, п блоков 2 вычисления разрядных значений произведения/ буферные регистры 3 и 4 первой и второй групп соответственно, вход 5 множителя устройства. Первый вход i-ro блока 2 (,...,n) соединены с выходом 6 1-го разряда регистра 1 множимого, второй вход с входом 5 множителя, третий вход с выходом i-ro регистра 3, четвертый вход - с выходом (14-1)-го регистра 4. Четвертый вход п-го блока 2 соединен с входом 7 коррекции устройства. Выходы 8 и 9 соответственно старшего и младшего разрядов каждого i-ro блока 2 соединены с входами i-x регистров 3 и 4 соответственI

0000

0000 0000 0000 0000 0000

0001

0000 0000 0001 0000 0001

Выполнение блока 2 в виде логи,ческого шифратора (ПЗУ) принципиально позволяет обеспечить максимальное его быстродействие, однако требует больших затрат оборудования и приводит к нерегулярности его схемноД структуры. Поэтому в определенных случаях может сказаться целесообразным реализация блока 2 в виде сочетания усеченных шифраторов и суммино. Выход регистра 4 является выходом 10 устройства. Совокупность i-ro блока 2 и i-x регистров 3 и 4 может быть выполнена в виде модуля 11.

Блоки 2 в общем случае могут быть реализованы с помощью постоянных запоминающих устройств (ПЗУ). В некоторых случаях более удачным может являться их выполнение в виде комринационных логических схем, синтез которых быть произведен любым из известных методов по таблице истинности функционирования блока.

Особый интерес представляет данное устройство в случае перемножения двоично-кодированных операндов в сис:теме счисления (где - целое число). В этом случае каждый разряд как множимого, так и множителя представляет собой набор k двоичных цифр и перемножение двух п-разрядных 2 -ичных чисел эквивалентно перемножению двух n-k-разрядных двоичных чисел, разряды которых сгруппированы по k.

Ниже в таблице приведены фрагмент ы таблицы истинности блока 2 в предположении, (система счисления шестнадцатиричная, двоично-кодированная) . X и Y обозначены как У4.У5У2У1 слагаемые J и С через и , а значение 2К-разрядного результата Р на выходах 8, 9, блока 2 обозначено через PgPyP ,(возрастание индексов при буквенных обозначениях принято в направлении старших разрядов) .

РуРбР Р г -г

00000000 00000001 00000010

OOOOIIII OOOIOOOO OOOIOOOI

рующих схем, либо в виде однородной ячеистой структуры, например как это описано 3 и показано на фиг.2. Это позволяет при несущественном снижении быстродействия блока 2 обеспечить значительноесокращение его оборудования и регулярность схемной структуры на уровне элементарных .ячеек и системы межсоединений между ними. Блок 2 (фиг. 2) содержит () ячеек 12, с входами 13, 14, 15, 16 и выходами 17, 18, 19, 20. Вход 13 каждой ячейки соединен с выходом 19 а вход 15 - с выходом 20. По входам 13 и 15 ячеек 12 фактически поступают в блок 2 k-разрядные код сомножителей хну. Каждая ячейка 1 является одноразрядным двоичным пол ным сумматором с элементом И на одном из его входов и реализует на вы ходах 17 и 18 функции 5, С соотве ственно суммы и переноса; у- - ±-ая и j-я цифры сомно где X жителей хну, поступа щие через элемент И на один из входов суммато ра ячейки 12 (1; i, ); С1,Ъ - разрядные слагаемые, поступающие.от соседни справа и снизу ячеек 1 на два других входа су 1 Maiopa ячейки. На свободные входы k крайних яче ек 12, расположенных с правой сторо ны блока 2, поступают два k-разрядных слагаемых L и С, на выходы 17 ячеек 12 верхнего ряда блока 2 формируется 2-k-разрядный результат Р. Время формирования результата Р на выходе блока 2 в этом случае пример но равно ((2k-l)-r), где задержка на одном логическом элементе (здесь предполагается,что функции гп ки ячеек могут быть реализованы с помощью.одноуровневых логических элементов И-ИЛИ). Устройство работает следующим об разом. В исходном состоянии регистры 3 и 4 обнулены, в регистре 1 множимого хранится без знака прямой n-kразрядный двоичный код множимого (здесь предполагается, что сомножите ли представлены в дв.оично-кодированной шестнадцатиричной системе счисления, ) . В каждом изи|К первых тактов работы устройства на его вход 5 поступает параллельно по k двоичных разрядов множителя, начиная с его младших разрядов. При этом в i-ом блоке 2 производится умножение k двоичных разрядов множителя, поступающих на его второй вход с входа 5 устройства, на k двоичных разрядов множимого, поступающих на его первый вход с выхода 6 i-ro шестнадцатиричного разряда регистра 1 и прибавление к k младшим двоичным разрядам получившегося при этом 2-k-разрядного произведения через четвертый и третий входы блока 2 к младших двоичных разрядов произведения (1+1)-го блока 2, сформированных в предыдущем такте и хранимых в (1+1)-ом буферном регистре 4 и k старших двоичных разрядов произведения i-ro блока 2, сформированных в предыдущем такте и хранимых в i-OM буферном регистре 3. После этого сформированные k младдиих двоичных разрядов произведения i-ro блока 2 с его выхода 9 записываются в i-й регистр 4, а k старших двоичных разрядов произведения - с его выхода 8 в i-й регистр 3. После выполнения п первых тактов работы устройства на его вход 5 поступает нулевая информация и далее осуществляется еще дополнительно, п тактов, в течение которых из устройства выводится с соответствующим преобразованием информация, хранимая в регистрах 3 и 4. Следует отметить, что вывод 2 п-разрядного произведения сомножителей в устройстве осуществляется через его выход 10 в параллельно последовательном двоичном коде, т.е. по k двоичных разрядов в каждом такте (т.е. Ь 2 ичном коде) . В рассмотренном случае на вход 7 коррекции устройства во всех его тактах подается k-разрядный двоичный код 0000. В тех же случаях, когда требуется получить округленное п-разрядное произведение, необходимо в первом такте работы устройства на его вход 7 коррекции подать двоичный код 1000. Это позволяет осуществить округление результата без дополнительных временных затрат. Таким образом, окончательное произведение в устройстве будет сформировано после выполнения 2-п тактов. Однако длительность выполнения одного такта умножения в предлагаемом устройстве сокращена за счет ликвидации задержек на коммутаторах, имеющихся в составе накапливающего сумматора в. известном устройстве. . Кроме того, данное устройство имеет более простую структуру и не использует специальных управляющих сигналов, как известное. Устройство может быть изготовлено из множества однотипных взаимозаменяемых модулей, каждый из которых удобен для изготовления в составе БИС, причем переход от устройства с большим форматом к устройствам с малым форматом обрабатываемой информации, и наоборот, фактически сводится к пропорциональному уменьшению либо увеличению числа используемых модуей. Если соответствующие разряды егистра 1 ввести в операционные моули 11, то устройство будет сосоять из однотипных модулей, что деает его особенно перспективным при азработке современных наращиваемых икропроцессорных систем. Формула изобретения Устройство для умножения, содержащее регистр множимого, п блоков вычисления разрядных значений произ