Ячейка памяти Советский патент 1983 года по МПК G11C19/14 

Изобретение относится к вычнслнтельной технике, в частности к запоминающим устройствам, и может быт использовано при построении регистров и счетчиков, сохраняющих информацию при перерывах выключения питания. .Известна ячейка памяти, содержащая двухобмоточное реле с самоудерж нием и управляющие коммутирующие ко такты источника питания I. Недостатки ячейки памяти - низка надежность и значительные габариты вследствие применения в ней реле с механическими контактами. Наиболее близкой по технической сущности к предлагаемой является ячейка памяти, содержащая четыре элемента И-НЕ, два трансформатора, четыре резистора и два диода С2. Недостатками известной ячейки памяти являются значительные габари ты вследствие наличия четырех эле-ментов И-НЕ и недостаточная помехоустойчивость вследствие влияния входных сигналов и самих элементов И-НЕ на входе ячейки памяти на осно ной триггер, выполненный на третьем и четвертом элементах И-НЕ, что может приводить к потери информации ячейки памяти в момент включения и выключения питания. Цель изобретения - повышение помехоустойчивости ячейки памяти. Поставленная, цель достигается тем, что в ячейку памяти, содержащу накопительный элемент на трансформа торах, начала первичных обмоток которых соединены соответственно с первыми выводами первого и второго пассивных элементов на. резисторах, вторые выводы первого и второго резисторов соединены с шиной питания, первый и второй шунтирующие элементы на диодах, аноды которых соедине ны соответственно с концами первичных обмоток трансформаторов, катоды диодов соединены с шиной питания, третий и четвертый пассивные элементы на резисторах и шину нулевого потенциала, введены элемент запрета, первый и второй инверторы, выхо ды которых соединены соответственно с концами первичных обмоток трансфо маторов и являются выходами ячейки памяти, конец вторичной обмотки пер вого трансформатора соединен через третий резистор с шиной питания, на чало вторичной обмотки первого тран форматора соединено с концом вторич ной обмотки второго трансформатора, начало вторичной обмотки которого соединено шиной нулевого потенциала начало первичной обмотки второго трансформатора соединено через четвертый резистор с входом первого ин вертора и выходом элемента запрета. входы которого являются входами ячейки памяти, вход второго инвертора соединен с началом первичной обмотки первого трансформатора. На чертеже приведена электрическая схема ячейки памяти. Она содержит элемент 1 запрета, инверторы 2 и 3, накопительный элемент 4 на трансформаторах 5 и 6, шунтирующие элементы на диодах 7 и 8, пассивные элементы на регисторах 9-12, шину 13 нулевого потенциала и шину 14 питания. Ячейка работает следующим образом. В режиме записи на второй вход ячейки памяти подают сигнал, который, поступая на управляющий вход элемента 1 запрета, 1азрешает прохождение информации в виде логического О иЛи 1 с первого входа ячейки памяти на вход первого инвертора 2. Пусть, например, необходимо записать в ячейку памяти логическую 1, Пройдя через открытый элемент 1 запрета, логическая 1 поступает на вход первого инвертора 2, который инвертирует ее в логический О. С выхода инвертора 2 через .трансформатор 5, поступает логическая 1 на вход второго инвертора 3, С выхода последнего логическая 1 поступает через резистор 11 на вход первого инвертора 2, замыкая взаимную обратную связь триггера, выполненного на дву инверторах 2 и 3. После снятия сигнала разрешения элемент 1 запрета отключается от инвертора 2 и на его выходе устанавливается высокий импеданс, исключающий всякое влияние элемента 1 запрета и сигналов на его входе на инверторы 2 и 3 как в момент включения и выключения питания, так и в режиме хранения информации. Запись логического О в ячейку памяти производится аналогично. Резистор 11 при этом служит для развязки выходов элемента 1 запрета и второго инвертора 2 в момент занесения информации. Элемент 1 запрета в ячейке памяти может быть выполнен на третьем инверторе, -имеющем вход Блокировка, соединенный с вторым входом ячейки памяти. При этом в отсутствии сигнала разрешения записи на втором входе ячейки памяти на выходе инвертора (не показан сохраняется высокоимпедансное состояние, а логическое состояние на входе инвертора 2 определяют только значением напряжения на выходе второго инвертора 3, приложенного через резистор 11. В этом случае в отличие от прототипа обеспечиваются лучшие условия восстановления ячейки в

, 1051584ч .

момент подачи напряжения питания.ляющий вход подается сигнал разреВ режиме записи указанный инверторшения, который открывает переклюI не показан )заносит информацию вчатель, осуществляя таким образом заинверторы 2 и 3 как обычный инвер-нос информации в инверторы 2 и 3,

тор, выходной сигнал с ячейки памя-В режиме хранения информации перети при этом берется с выхода инвер-5 ключатель находится в выключенном

тора 3. состоянии и не оказывает влияния

Кроме того, элемент 1 запретана триггер,

может быть выполнен на .интегральном:

переключателе, вход которого подклю-Таким образом, помехоустойчивость

чен к первому входу, а управляющий10 предлагаемой ячейки памяти по сраввход - к второму входу ячейки па-нению с прототипом возросла более

МИТИ, В режиме записи на его управ-чем в 3 раза.

ЯЧЕЙКА ПА1-1ЯТИ, содержащая накопительный элемент на трансфор- . .маторах, начала первичных, обмоток которых соединены соответственно с первыми выводами первого и второго пассивных элементов на резисторах, вторые выводы первого и второго ре- , эисторов соединены с шиной питания, первый и второй шунтирующие элементы на диодах, аноды которых соединены соответственно с концами первичных обмоток трансформаторов, катоды диодов соединены с шиной питания, третий и четвертый пассивные элементы на резисторах и шину нулевого потенциала, о т л и чающаяся тем, что, с целью повышения помехоустойчивости ячейки памяти, в нее введены элемент запрета, первый и второй инверторы, выходы которых соединены соответственно с концами первичных обмоток трансформаторов и являются выходами ячейки памяти, конец вторичной обмотки первого трансформатора соединен через третий резистор с шиной питания, начало вторичной обмотки первого трансформатора соединено с концом вторичной обмотки второго трансформатора, начало вторичной обмотки которого соединено с шиной нулевого потенциала, начало первичной обмотС ю ки второго трансформатора соединено через четвертый резистор с входом (Л первого инвертора и выходом элемента запрета, входы которого являются входами ячейки памяти, вход второго инвертора соединен с началом пер- ВИЧной обмотки первого трансформатора.