Следящий стохастический интегратор Советский патент 1983 года по МПК G06F7/70 

ход соединен с вторыми входами пятого и шестого элементов И, выход третьего элемента И соединен с вторыми входами седьмого и одиннадцатого элементов И, выход четвертого элемента И соединен с вторыми входами восьмого и двенадцатого элементов И, выход пятого элемента И соединен с вторыми входами девятого и тринадцатого элементов И, выход шестого элемента И соединен с вторыми входами десятого и четырнадцатого элементов И, выходы седьмого, восьмого, девятого и десятого элементов И соединены соответственно с первым, вторым, третьим и четвертым входами первого элемента ИЛИ, выход которого соединен с разрешающим входом седьмого элемента ЗАПРЕТ, выходы одиннадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И соединены сооответственно с первым, вторым, третьим и четвертым входами второго элемента ИЛИ, выход которого соединен с первым входом шестнадцатого элемента И, входы третьего элемента ИЛИ соединены с одноименными входами пятнадцатого элемента И и группой выходов второго реверсивного счетчика, выходы третьего элемента ИЛИ и пятнадцатого элемента И соединены соответственно с вторым входом шестнадцатого элемента И и запрешаюшим входом седьмого элемента ЗАПРЕТ, выходы которых соединены соответственно с вычитающим и суммирующим входами второго реверсивного счетчика, группа выходов второго реверсивного счетчика соединена с группой входов коммутатора, группа выходов которого соединена с группой входов первого реверсивного счетчика.

СЛЕДЯЩИЙ СТОХАСТИЧЕСКИЙ ИНТЕГРАТОР, содержащий первый вычислитель, первые положительный и отрицательный входы которого ЯВЛЯЮТ.СЯ входами интегратора, коммутатор, положительный и отрицательный входы которого соединены соответственно с положительным и отрицательным выходами первого вычитателя, первый реверсивный счетчик, преобразователь число - вероятность, группа входов которого соединена с группой выходов первого реверсивного счетчика,а положительный и отрицательный выходы соединены с вторыми положительным и отрицательным входами первого вычихателя и являются выходами интегратора, отличающийся тем, что, с целью повышения точности и быстродействия, он дополнительно содержит второй реверсивный счетчик и второй вычитатель, состоящий из первого и второго триггеров, первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, /девятого, десятого, одиннадцатого, двенадд-астгаго, тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого элементов И, первого, второго, третьего, четвертого,пятого, шестого и седьмого элементов ЗАПРЕТ, первого, второго и третьего элементов ИЛИ, первого и второго элементов НЕ, первого и второго элементов задержки, причем рарзрешающий вход первого элемента ЗАПРЕТ и первый. вход первого элемента И подключены соответственно к положительному и отрицательному выходам первого вычитателя, разрешающий вход первого элемента ЗАПРЕТ соединен с единичным входом первого триггера, запрещающими входами третьего и шестого элементов ЗАПРЕТ и первым входом второго элемента И, первый вход первого элемента И соединен с нулевым входом первого триггера, разрешающим входом второго элемента ЗАПРЕТ и запрещающими входами четвертого и пятого элементов ЗАПРЕТ, входы первого и второго элементов задержки подключены соответственно к отрицательному и положительному выходам преобразователя число - вероятность, выход первого элемента i задержки соединен с единичным входом второго триггера, запрещающим входом пер(Л вйго эл.емента ЗАПРЕТ, разрешающим входом третьего элемента ЗАПРЕТ, вторым входом первого элемента И и входом первого элемента .НЕ, выход второго элемента задержки соединен с нулевым входом второго триггера, запрещающим входом второго элемента ЗАПРЕТ, разрешающим входом пятого элемента ЗАПРЕТ, вторым входом второго элемента И и входом второго элемента НЕ, выходы первого и второго элементов НЕ О5 соединены с разрешающими входами соответственно четвертого и шестого элементЬв ЗАПРЕТ, выходы первого, второго третье го четвертого, пятого и шестого элементов ЗАПРЕТ и первого и второго элементов И соединены с первыми входами соответственно седьмого, девятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, восьмого и десятого элементов И, единичный выход первого триггера соединен с первыми входами третьего и щестого элементов И, а нулевой выход соединен с первыми входами четвертого и пятого элементов И, единичный выход Второго триггера соединен с вторыми входами третьего и четвертого элементов И, а нулевой вы

Изобретение относится к вычислительной технике и может быть использовано для построения стохастических вычислительных машин и других устройств с вероятностной формой представления информации.

Известен следящий стохастический интегратор, содержащий реверсивный счетчик, выходы которого подключены к входам блока CTOxacTHi ecKoro кодирования, состоящего из блока сравнения и генератора случайных чисел. Выход блока стохастического кодирования является выходом устройства и подключен к первому входу логического блока, второй вход которого является входом устройства 1.

Недостатком этого устройства являются малое быстродействие и низкая точность при отработке больших рассогласований между входным и выходным сигналами.

Наиболее близким по технической сущности к изобретению является следящий стохастический интегратор, содержащий логический блок, реверсивный счетчик, состоящий из двух частей:, блок стохастического кодирования, состоящий из блока сравнения и генератора случайных чисел, суммирующий счетчик и коммутатор. Первый вход логического блока соединен с информационным входом интегратора, второй вход - с выходом блока стохастического кодирования, являющимся выходом интегратора. Счетный вход суммирующего счетчика подключен к входу генератора тактовых импульсов, выход суммирующего счетчика подключен к управляющему входу коммутатора, первый и второй информационные входы которого подключены к сооответствующим выходам логического блока. Первый и второй выходы коммутатора подключены к суммирующему и вычитающему входам первой половины (младших разрядов) реверсивного счетчика, а третий и четвертый выходы коммутатора подключены к суммирующему и вычитающему входам второй половины (старших разрядов) реверсивного счетчика, куда также подключены последовательные выходы первой половины реверсивного счетчика. Параллельные выходы реверсивного счетчика подключены к входам блока стохастического кодирования, которыми являются первые входы блока сравнения, вторые входы которого подключены к генератору случайных чисел. Выход блока срав5 нения является выходом блока стохастического кодирования 2.

В данном устройстве за счет введения коммутатора и суммирующего счетчика уменьшена постоянная времени установле0 ния выходной последовательности, однако управление переключением входов (младших и старших разрядов ) реверсивного счетчика при отработке начального участка осуществляется независимо от уровня рассогласования между входным и выход5 ным сигналами. Переключение производится по истечении некоторого числа тактов, определяемого емкостью суммирующего счетчика. На начальном участке это приводит к недостаточной точности отработки рассогласования. В рабочем режиме (пос-.

ле начального участка) при появлении больших рассогласований между входным и выходными сигналами устройство не обеспечивает достаточной точности и скорости

их отработки, так как работает в этом режиме как обычный следящий интегратор. Цель изобретения - повышение точности и быстродействия следящего стохастического интегратора.

Поставленная цель достигается тем, что следящий стохастический интегратор, ,содержащий первый вычитатель, первые полЬ жительный и отрицательный входы которого являются входами интегратора: коммутатор положительный и отрицательный входы которого соединены соответственно с положительным и отрицательным выходами первого вычитэтеля, первый реверсивный счетчик, преобразователь число - вероятность, группа входов которого соединена с группой .выходов первого реверсивного счетчика, а положительный и отрицательный выходы соединены с вторыми положительными и отрицательными входами первого вычитателя и являются выходами интегратора, дополнительно содержит второй реверсивный счетчик и второй вычитатель, состоящий из первого и второго триггеров, первого, второго, третьего, четвертого, пятого, щестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого элементов И, первого, второго, третьего, четвертого, пятого, шестого и седьмого элементов ЗАПРЕТ, первого, второго и третьего элементов ИЛИ, первого и второго элементов НЕ, первого и второго элементов задержки, причем, разрешающий вход первого элемента ЗАПРЕТ и первый вход первого элемента .И подключены соответственно к положительному и отрицательному выходам первого вычитателя, разрешающий вход первого элемента ЗАПРЕТ соединен с единичным входом первого триггера, запрещающими входами третьего и щестого элементов ЗАПРЕТ и первым входом второго элемента И, первый вход первого элемента И соединен с нулевым входом первого триггера, разрещающим входом второго элемента ЗАПРЕТ, и запрещающими входами четвертого и пятого элементов ЗАПРЕТ, входы первого и второго элементов задержки подключены соответственно к отрицательному и положительному выходам преобразователя число - вероятность, выход первого элемента задержки соединен с единичным входом второго триггера, запрещающим вхЬдом первого элемента- ЗАПРЕТ, разрешающим входом третьего элемента ЗАПРЕТ, вторым входом первого элемента И и входом первого элемента НЕ, выход второго элемента задержки соединен с нулевым входом второго триггера, запрещающим входом второго элемента ЗАПРЕТ, разрещаюшим входом пятого элемента ЗАПРЕТ, вторым .входом второго элемента И и входом второго элемента НЕ, выходы первого и второго элементов НЕ соединены с разрешающими

входим и Соответствен но четвертого и шестого элементов ЗАПРЕТ, выход первого, второго, третьего, четвертого, пятого и шестого/элементов ЗАПРЕТ и первого и второго-.элементов И соединены с первыми входами соответственно седьмого, девятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, восьмого и десятого элементов И, единичный выход первого триггера соединен с первыми входами третьего и шестого элементов И, а нулевой выход соединен с первыми входами четвертого и пятого элементов И, единичный выход второго триггера соединен с вторыми входами третьего и четвертого элементов И, а нулевой выход соединен с вторыми входами пятого и шестого элементов И, вмход третьего элемента И соединен с вторыми входами седьмого и одиннадцатого элементов И, выход четвертого элемент И соединен с вторыми входами восьмого Г и двенадцатого элементов И, выход пятого элемента И соединен с вторыми входами девятого и тринадцатого элементов И. выход шестого элемента И соединен с вторы ми входами десятого и четырнадцатого элементов И, выходы седьмого, восьмого, девятого и десятого элементов И соединены соответственно с первым, вторым, третьим и четвертым входами первого элемента ИЛИ, выход Которого соединен с разрешающим входрй седьмого элемента ЗАПРЕТ, выходы одиннадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И соедиНёЙы соответственно с первым, вторым, третьим и четвертым входами второго элемента ИЛИ, выход которого соединен с первым входом шестнадцатого элемента И, входи Третьего элемента ИЛИ соединены с одноименными входами пятнадцатого элемента И и группой выходов второго реверсивного счетчика, выходы третьего элемента И./1Й и пятнадцатого элемента И соедине ы соответственно с вторым входом шестнадцатого элемента И и запрещающим входом седьмого элемента ЗАПРЕТ, выходы которых соединены соответственно с вычитающим и суммирующим входами второго реверсивного счетчика, группа выходов второго реверсивного счетчика соединена с группой входов коммутатора, группа выходов которого соединена с группой входов первого реверсивного счетчика.

На фиг. 1 представлена блок-схема интегратора; на фиг. 2 - блок-схема второго вычитателя; на фиг. 3 - блок-схема первого Вычитателя; на фиг. 4 - графики отработки рассогласования в интеграторе при различных значениях входной и вы.ходной последовательностей.

Интегратор (фиг. i) имеет вход 1, первый вычитатель 2, выход 3 второго реверсивного счетчика, второй вычитатель 4, коммутатор 5, выход 6 коммутаторов, второй 5 реверсивный счетчик 7, выход 8 первого реверсивного счетчика, первый реверсивный счетчик 9, преобразователь 10 число - вероятность, выход 11. Второй вычитатель (фиг. 2) содержит первый 12 и второй 13 элементы задержки, первый 14 и второй 15 триггеры, первый 16 и второй 17 элементы НЕ, первый элемент 18 ЗАПРЕТ, первый элемент 19 И, второй элемент 20 ЗАПРЕТ, второй элемент 21 И, третий 22, четвертый 23, пятый 24 1 и шестой 25 элементы ЗАПРЕТ, третий 26, четвертый 27, пятый 28, шестой 29, седьмой 30, восьмой 31, девятый 32, десятый 33, одиннадцатый 34, двенадцатый 35, тринадцатый 36 и четырнадцатый 37 элементы И, первый 38, второй 39 и третий 40элементы ИЛИ, пятнадцатый элемент 41И, восьмой элемент 42 ЗАПРЕТ, шестнадцатый элемент 43 И. Третий вычитатель (фиг. 3) содержит элементы ЗАПРЕТ 44- 47 и элементы ИЛИ 48-49. 2 Первый вход первого вычитателя 2 (фиг. 1) является входом 1 интегратора. Выход первого вычитателя 2 соединен с входом коммутатора 5. Выход второго вычитателя 4 соединен с входом второго реверсивного счетчика 7, группа 3 выходов 2 которого соединена с группой входов коммутатора 5, группа 6 выходов которого соединена с группой входов первого реверсивного счетчика 9. Группа 8 выходов первого реверсивного счетчика 9 соединена с группой входом преобразователя 10 чис- 3 ло - вероятность. Разрешаюший вход первого элемента 18 ЗАПРЕТ (фиг. 2) соединен с единичным входом первого триггера 14, запрещающими входами третьего 22 и шестого 25 3 элементов ЗАПРЕТ и первым входом второго элемента 21 И. Первый вход первого элемента 19 И соединен с нулевым входом первого триггера 14, разрешающим входом второго элемента 20 ЗАПРЕТ и разрешающими входами четвертого 23 и пятого 24 элементов ЗАПРЕТ. Выход первого элемента 12 задержки соединен с единичным входом второго триггера 15, запрещающим входом первого элемента 18 ЗАПРЕТ, разрешающим входом третьего элемента 22 4 ЗАПРЕТ, вторым входом первого элемента 19 И и входом первого элемента 16 НЕ. Выход второго элемента 13 задержки соединен с нулевым входом второго триггера 15, запрещающим входом второго элемента 20 ЗАПРЕТ, разрешающим входом пя- 5 того элемента 24 ЗАПРЕТ, вторым входом второго элемента 21 И и входом второго элемента 17 НЕ. Выходы первого 16 и второго 27 элементов НЕ соединены с разрешающими входами соответственно четвертого 23 и щестого 25 элементов ЗАПРЕТ. Выходы первого 18, второго 20, третьего 22, четвертого 23, пятого 24 и щестого 25 106 41, элементов ЗАПРЕТ и первого 19 и второго 21 элементов И соединены с первыми входами соответственно седьмого 30, девятого 32, одиннадцатого 34, двенадцатого 35, тринадцатого 36,четырнадцатого 37, восьмого 31 и десятого 33 элементов И. Единичный выход первого триггера 14 соединен с первыми входами третьего 26 и шестого 29 элементов И, а нулевой выход соединен с первыми входами четвертого 27,пятого 28 элементов И. Единичный выход второго триггера 15 соединен с вторыми входами третьего 26 и четвертого 27 элементов И, а нулевой выход - с вторыми входами пятого 28 и шестого 29 элементов И. Выход третьего элемента 26 И соединен с вторыми входами седьмого 30 и одиннадцатого 34 элементов И, выход четвертого элемента 27 И - с вторыми входами восьмого 31 и двенадцатого 35 элементов И, выход пятого элемента 28 И - вторыми входами девятого 32 и тринадцатого 36 элементов И, выход шестого элемента 29 И - с вторыми входами десятого 33 и четырнадцатого 37 элементов И. Выходы седьмого 30, восьмого 31, девятого 32 и десятого 33 элементов И соединены соответственно с первым, вторым, третьим и четвертым входами первого элемента 38 ИЛИ выход которого соединен с разрешающим входом седьмого элемента 42 ЗАПРЕТ, Выходы одиннадцатого 34, двенадцатого 35, тринадцатого 36 и четырнадцатого 37 элетов И соединены соответствено с первым, вторым, третьим, четвертым входами второго элемента 39 ИЛИ, выход которого соед„дц„ первым входом шестнадцатого элемента 43 И. Входы третьего элемента 40 ИЛИ соединены с одноименными .входами пят„адцатого элемента 41 И, выходы третьего элемента 40 ИЛИ и пятнадцатого элемента 41 И - соответственно с вторым входомшестнадцатого элемента 43 И и запреш,ающ, входом седьмого элемента 42 ЗАПРЕТ, Работает устройство следующим обраНапример, в момент включения в реверсивном счетчике 9 хранится нуль, счетчик 7 также находится в «нуле, а на вход 1 поступает стохастическая последовательность Р, 0. Следовательно Р 0. Если теперь на вход 1 поступают импульсы с вероятностью РК const«l, то первый вычитатель 2 формирует последовательность импульсов с вероятностью Рд Pj(-Р, кохорые поступают через коммутатор о на вход реверсивного счетчика 9. Причем, в силу нулевого состояния счетчика 7 коммутатор 5 первоначально подает импульсы рассогласования Рд на вход первого (младшего) разряда счетчика 9. В это же время второй вычитатель 4 формирует управляющую последовательность импульсов с вероятностью ДР ,поступающую на

суммирующий вход счетчика 7. По мере наполнения счетчика 7 управляемый им коммутатор 5 последовательно подает импульсы последовательности рассогласования во второй,третий и т. д. разряды счетчиков 9. В силу малой разрядности счетчика 7 (m log2K, K4h) и достаточно большого значения ДР (в первые такты при Рт О ) в счетчике 7 быстро достигает своего максимального значения 11...1. Сигнал от этого состояния поступает на входы вычитателя 4 (фиг. 1 и 2) и блокирует поступление импульсов с выхода вычитателя 4 на суммирующий вход счетчика 7. В таком состоянии счетчик 7 обеспечивает подачу с коммутатора 5 импульсов последовательности Рд на вход К-го разряда счетчика 9. Следовательно, процесс отработки рассогласования в счетчике 9 протекает с постоянной . По мере увеличения выходной последовательности Р последовательность рассогласования 1 уменьщается, управляющая последовательность ЛР также уменьшается и меняет свой знак. Импульсы последовательности ЧР с выхода вычитателя 4 поступают на вычитающий вход счетчика 7. Содержимое последнего начинает уменьшаться от 11...1 до 00...0. В итоге коммутатор 5 постепенно подключает выход вычитателя 2 к К-1, К-2,...3,2,1 разрядам счетчика 9. При состоянии 00...О счетчика 7, если ДР не изменила знак (например Рconst), выходной сигнал счетчика 7 блокирует поступление импульсов с выхода вычитателя 4 на вычитающий вход счетчика 7.

Таким образом, при больших рассогласованиях Рд процесс отработки ведется импульсами с достаточно большим весом что ускоряет этот процесс. При малых же рассогласованиях Ру-Р интегратор отслеживает входную последовательность Р импульсами с малым весом 2, т. е. с повышенной точностью.

Первый вычитатель 2 представляет обычный стохастический вычитатель при двухлинейном симметричном кодировании. Пример его функциональной схемы представлен на фиг. 3. Второй вычитатель 4, формирующий управляющую последовательность АР для счетчика 7, также выполняет функцию вычитания стохастических последовательностей. Отличительная его особенность заключаегся в том, что независимо от знаков операндов Рд и РТ. при он подает импульсы на суммирующий вход счетчика 7 до тех пор, пока последний не окажется в состоянии 11...1, а при ./ он подает импульсы на вычитающий счетчик 7 до пор,покй последний не окажется в состоянии 00...0. На фиг. 4 показаны четыре основных режима отработки выходной последовательности PZ при входной последовательности Р типа: а - положительной ступени; б - положительного спада; в - отрицательной ступени; г - отрицательного спада.

Для пояснения принципа работы вычитателя 4 рассмотрим например, подачу на вход 1 положительного спада РХ const (to) (фиг. 4 б). В этом случае вычитатель 2 (фиг. 3) формирует отрицательную последовательность PU , поступающую на вход вычитателя 4. На вход этого же блока с выхода 11 поступает положительная последовательность Pj,. Пе;рвый же импульс последовательности РЛ переключает триггер 14 в «нуль, триггер же 15 продолжает оставаться в «единице, поскольку Р пока не меняет знак. Следовательно, срабатывает элемент 27 И и через элементы 31 и 35 И к элементам 38 и 39 ИЛИ подключит выходы элементов 19 и 23. В силу того, что PZ и Рд достаточно больщие по величине (фиг. 4 б), вероятность появления импульса на выходе элемента 19 И, определяемая произведением F Р, намного больше, чем вероятность появления импульса на выходе элемента 23 ЗАПРЕТ, определяемая как (1-Pg) (1-РГ). Следовательно, импульсы на выходе ЛР (на суммирующем входе счетчика 7) будут появляться намного чаще, чем на выходе ЛР (на вычитающем входе счетчика 7). Реверсивный счетчик 7 работает в режиме накопления и, как отмечалось, быстро достигает своего максимального состояния 11...1, при котором срабатывает элемент 41 ИЛИ, подающий сигнал на запрещающий вход элемента 42 ЗАПРЕТ. Это необходимо, чтобы счетчик 7, оставаясь в состоянии 11...1, обеспечивал с помощью коммутатора 5 подачу импульсов последовательности рассогласования Рд на вычитающий вход К-го разряда счетчика 9, в результате чего отработка рассогласования идет с максимальной скоростью l/T2. По мере уменьшения 1 возрастает вероятность (1-F) (1-Р) появления импульсов на выходе элемента 23 ЗАПРЕТ и, значит, на выходе ЛР вычитателя 4. Это приводит к тому, что в счетчике 7 начинается вычитание. В результате коммутатор 5 подает импульс с выхода вычитателя 2 последовательно на вычитающие входы (К-1), (К-2),..., 2, 1-го разрядов счетчика 9. При достаточно малых рассогласованиях счетчик 7 оказывается Б состоянии 00...0. При этом на выходе элемента 40 ИЛИ исчезает единичный сигнал, что закрывает элемент 43 И. Это необходимо, чтобы при малых рассогласованиях избежать переключения счетчика 7 в состояние 11...1, что вызвало бы перерассогласование и привело к появлению нежелательного колебательного процесса, характерного для прототипа. Следует Отметить, что при входной положительной ступени (фиг. 4 а) элемент 26 И подключает элементы 18 и 22 ЗАПРЕТ к элементам 38 и 39 ИЛИ, при отрицательной ступени

(фиг. 4 0) элемент 8,,И подключает элементы 20 и 24 ЗАПРЕТ-, а при отрицательном спаде ({риг. 4 г} элемент 29 Иподключает элементы 21 и 25. Очевидно, также, что при входном ступенчатом воздействии РХ другого вида вычитатель 4 формирует управляющую последовательность ДР (дР, ДР } аналогично выше рассмотренНЫ.4 случ.ая.м с тем лишь отличием, что при отработке рассогласования последовательность PI может менять знак и, следовательно, к выходным элементам 38, 39 ИЛИ будут подключаться различные элементы 6--25 в зависимости от состояний триггеров 14 и 15. Например, при .воздействии а , показанном на фиг. 4 д, последовательность рассогласования Р имеет отрицательный знак, а выходная последовательность PZ на интервале i - -i положительна. Следовательно, в течение этого временя элемент 27 И подключает к элементам 38 и 39 ИЛИ выходы элементов 19 и 23. Поскольку на этом временном интервале последовательность рассогласования Рд весьма большая по модулю, то импульсы с выхода элемента 39 ИЛИ, поступая на вход счетчика 7, установят последний в состояние 11...1, Б котором он будет находиться пока 1 будет превышать Р по модулю. Это будет справедливо и. при t t), когда Ра начинает менять знак на отрицательный. Именно с этого момента первый из импульсов последовательности Р (фиг. 2) с выхода элемента 13 задержки устанавливает в «ноль триггер 15. В результате срабатывает элемент 28 И, который подключит элементам 38 и 37 ИЛИ элементы 20 и 24 ЗАПРЕТ, формирующие последовательности импульсо в соответственно с вероятностями Рй(1-1) Рг(1-Рл)-При импульсы с выхода элемента 43 И вычитаются в счетчике 7, который последовательно из состояния 11...1 переходит в состояние 00...О и блокируется в этом состоянии отсутствием сигнала с выхода элемента 40 ИЛИ.

Процесс отработки рассогласования устройством описывается дискретной цепью Маркова.

По сравнению с прототипом предложенный, интегратор имеет в раз меньшую дисперсию ,-. Кроме того, если в прототипе разрядность суммируюшего счетчика выбрать из условия отработки входных последовательностей РХ близки.х к единице, то при поступлении на вход малых значений Р 0,1-0,2 Mi и выходная последовательность PZ будут иметь колебательный характер, обусловленный эффектом перерегулирования, который отсутствует в предложенном интеграторе.

Таким образом, предложенный интегратор по сравнению с прототипом имеет большие точность и быстродействие.

иг. 1

Уиг. 2

фие.З