Устройство для извлечения квадратного корня Советский патент 1984 года по МПК G06F7/552 

00

со

ел

00

УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ. КВАДРАТНОГО КОРПЯ, содержащее сумматор, отличающееся тем, что, с целью повышения быстродействия, в него введены два коммутатора, регистр и делитель, выход которого соединен с входом первого слагаемого сумматора, вход второго слагаемого которого соединен с выходом регистра и первым информационным входом первого коммутатора, выход которого соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с входом задания подкоренного числа устройства и входом делимого делителя, вход делителя которого соединен с выходом первого коммутатора, выход второго коммутатора соединен с входом регистра, второй информационный вход первого коммутатора соединен с выходом сумматора, управляющие входы первого и второго коммутаторов соединены с шиной пуска (Л устройства.

(PUd,f Изобретение относится к вычислительной технике и может быть использовано в узлах, где необходимо с заданной точностью вычислять квадратны корень из исходного числа. Известно устройство, содержащее матрицу одноразрядных сумматоров, сумматор по модулю 2, элементы ИЖ, элементы ME, дополнительные сумматор и элементы И fl3. Недостатком данного устройства яв ляются большие аппаратурные затраты. Наиболее близким по технической сущности к предлагаемому является устройство, содержащее регистр oneранда, сумматор-вьнислитель, регистр результата, триггер, выходы регистра операнда .Соединены с входами первого слагаемого сумматора-вычислител с входами второго слагаемого которого соединены выходы регистра результата, выход сумматора-вычислителя соединен с входами регистра операнда 121. Недостатком данного устройства является низкое быстродействие, кото рое приводит к большому времени вычисления при большом количестве верных цифр результата. Цель изобретения - повьшение быст родействия. Поставленная цель достигается тем, что в устройство для извлечения квадратичного корня, содержащее сумма тор, дополнительно введены два коммутатора, регистр и делитель, выход которого соединен с входом первого слагаемого сумматора, вход второго слагаемого которого соединен с выходом регистра и первым информационным входом первого коммутатора, выход которого соединен с первьм информационным входом второго коммутатора, второй информационный вход которого соединен с входом задани подкоренного числа устройства и в одом делимого делителя, вход делителя которого соединен с выходом первого коммутатора, выход второго коммутатора соелинен с входом регистра, вто рой информационньй вход первого коммутатора соединен с выходом сумматора, управляницие входы первого и второго коммутаторов соединены с шиной пуска устройства. - На фиг. 1 приведена блок-схема устройства; на фиг. 2 - одна из схем конкретной реализации .коммутатора. Устройство на фиг. 1 содержит второй коммутатор 1, регистр 2, сумматор 3, первый коммуtaTop 4, делитель 5. Коммутатор 1 (фиг. 2) содержит элементы ИЛИ 6 и 7, элемент И 8, инвертор 9, коммутатор 10. Устройство работает- следующим образом. В исходном состоянии содержимое регистра и делителя равно нулю. Подкоренное число поступает на второй вход коммутатора 1 и на вход делимого делителя 5. В коммутаторе 1 осуществляется первое приближенное вьмисление корня. Реализация комйу гатора 1 зависит от того, как точно необходимо вычислить первое приближенное значение кормя. Работа коммутатора 1 сводится к коммутации сдвинутого на п разрядов входного числа, п зависит от величины исходного числа. Конкретная реализация одного из вариантов коммутатора 1 для чисел от 1 до 255 приведена на фиг. 2. В taблицe приведены некоторые значения входного числа N, приближенные значения корня М и погрешность преобразования. Во всех остальных случаях для входных чисел 1 - 255 погрешность преобразования первого приближенного значения корня не превьш1ает 50%. в зависимости от требований, предъявляемых к устройству, можно применять различные схемы анализатора. Первоначально приближенное значание корня по сигналу Пуск через коммутатор поступает на вход (Регистра 2 и записывается в него. После окончания сигнала Пуск коммутатор переключается и разрешает прохождение числа с выхода коммутатора 4 на вход регистра 2. Во время первой итерации в регист 2 записывается первое приближенное .. . Г итерация 1) 86:10,,00 Ц итерация п 8.00+10. 75 9,375 ) 1) 86:9,,173 111 итерация п 9,375+9,173 9,274 i; 2 2) 86:9,,274

Для десятичного кода, начиная со второй итерации, на вькоде делителя вычисляются две верные цифры. С 40 каждой новой итерацией число верных цифр удваивается.

Таким образом, точность вычисления квадратичного корня, определяется числом разрядов всех узлов уст- 5 ройства и количеством интераций,т.е. чем болвше разрядная сетка устройства или больше количество итераций,тем точнее вычисляется подкоренное выражение.

По сравнению с прототипом предлагаемое устройство позволяет повысить быстродействие более чем в 3 раза, т.е. для получения шестнадцати 0,ерных цифр прототипу необходимо 1 тактов, а предлагаемому устройству требуется 5 тактов, причем такты по времени выполнения в обоих устройствах совпадают. С ростом числа верхних цифр результата преимущество изобретения становится все бойее ощутимым. 01010110:01010,1100000 01000,0000000 1) 01000,0000000 01010,1100000 10010,1100000 10010,1100000:010,,0110000 2) 01010,110:01001,0110000 01001,0010110 1) 01001,0110000 01001,0010110 10010,1000110 10010,1000110:010,000 0100160100011 (9,274) 2) 01010110:01001,0100011 1001,0100011 (9,274) 784 значение корня. Затем подкоренное выражение делится на первое приближенное значение корня. Первая итерация закончена. So время второй и последующих итераций на сумматоре 3 вычисляется среднее арифметическое частного и приближенного значения корня. Среднее арифметическое (делитбль) подается на вход делителя 5 и через teoMмутатор 1 на вход регистра 2. Пример. Двоичный код

На Вход делимого де/гител

(риг. 2