Конвейерное устройство для деления интерационного типа Советский патент 1985 года по МПК G06F7/52 

Изобретение относится к автомати-° ке и вычислительной технике и предназначено для использования в цифровых арифметических устройствах. Известно устройство для деления, использующее итерационные методы, содержащее два регистра операндов, регистр результата, блок памяти, дешифратор, -формирователь кратных, пирамидальный конвейерный умножитель, преобразователь в дополнительньш код П. Данное устройство использует метод приведения делителя к единице. Недостатком его является низкое быст родействие. Наиболее близким к изобретению по технической сущности является устрой ство для деления, содержащее регистры делимого, делителя и результата, семь блоков умножения, три преобразо вателя в дополнительньш код, блок памяти, причем выходы старших разрядов делителя соединены с адресным входом блока памяти, выход которого соединен с первыми входами первого и второго блоков умножения, вторые вхо ды которых соединены соответственно с выходами регистра делимого и делителя, выход второго блока умножения соединен с входом первого преобразователя в дополнительный код, выход которого соединен с первыми входами третьего и четрjpToro блока умножения, вторые входы которых соединены соответственно с выходами первого и второго блоков умножения, выход четвертого блока умножения соединен с входом второго преобразователя в дополнительньм код, выход которого сое динен с первыми входами пятого и шес того блоков умножения, вторые входы которых соединены соответственно с выходами третьего и четвертого блоков умножения, выход шестого блока умножения соединен со входом третье.го преобразователя в дополнительный код, выход которого соединен с первы входом седьмого блока умножения, вто рой вход и выход.которого соединены соответственно с выходами пятого блока умножения и входом регистра результата 2J . Недостатком данного устройства является то, что определение начального приближения к обратной величине аргумента (делителя) с использова нием таблицы данных требует дополнительного оборудования на хранение табличных данных, на перезапоминание значения делителя и делимого для последующего их умножения на значение, полученное из таблицы начального приближения к обратной величине делителя. Целью изобретения является сокращение оборудования. Поставленная цель достигается тем, что конвейерное устройство для деления итерационного типа,содержащее регистры делимого, делителя и результата,, три блока формирования дополнительного кода, пять блоков умножения, причем первый вход первого блока умножения соединен с входом первого блока формирования дополнительного кода, выход которого соединен с первым входом второго блока умножения и вторым входом первого блока умножения, выход которого соединен с первым входом третьего блока умножения и входом второго блока формирования дополнительного кода,вы-ход которого соединен с первым входом четвертого блока умножения и вторым входом третьего .блока умножения, выход которого соединен с входом Третьего блока формирования дополнительного кода, выход которого соединен с первым входом пятого блока умножения, выход и второй вход которого соединены соответственно с входом регистра результата и выходом четвертого блока умножения, второй вход которого соединен с выходом второго блока умножения, содержит также шифратор и два блока формирования и суммирования кратных, каждый из которых содержит сумматор с сохранением переносов, сумматор с распространением переносов и четыре коммутатора кратного, причем выход старших разрядов регистра делителя соединен со входом шифратора, выходы которого соединены с управляющими входами соответствующих коммутаторов кратных первого и второго блоков формирования и суммирования кратных, информационные входы которых соединены соответственно с выходами регистров делителя и jb eлимого, выходы сумматоров с распространением переносов первого и второго блоков формирования и суммирования кратных соединены соответственно с первым входом первого блока умножеция и вторым входом второго блока умножения, а также в каждом из блоков формирования и суммирования кратных выходы коммутаторов кратног соединены с соответствующими входами слагаемых сумматора с сохранением переносов, выходы сумм и переносов которого соединены соответственно с входом первого и второго слагаемых сумматора с распространением переносов, входы переноса сумм тора с сохранением переносов соединены соответственно с управляющими входами коммутаторов кратного с пер вого по третий. На фиг.1 представлена схема конвейерного устройства для деления ит рационного типа; на фиг.2 - схема блока формирования и суммирования кратных. Конвейерное устройство для делен итерационного типа содержит регистр 1 делителя, регистр 2 делимого, шиф ратор 3, блоки 4 и 5 формирования и суммирования кратных, блоки 6-10 ум ножения, блоки 11-13 формирования дополнительного кода, регистр 14 ре зультата. Блок формирования и суммирования кратных содержит коммутаторы 15-18 кратных, сумматор 19 с сохранением переносов, сумматор 20 с распростра нением переносов, информационньш вход 21, управляющие входы 22, выход 23. Шифратор 3 реализуется согласно следующим уравнениям, в которых А, В, С, D, Е, Р- шесть старших разря дов делителяJ НСД - нет сдвига, СД - сдвиг, 1Ш- прямая передача. Первый выход шифратора 3: (А+В4-с+Д+) (А+В+Д+ Р+Д) (А Е + ВЕ + АДЁ) (A+BC + Д + С Д) (В + Е + Р) (С + Р + + А Д) НСД1 АВСД+ В СДЕ+ + ApiC E +ПД + АН, ( + + А Г Е Р + . + Ш1 (С + + А Р Е) (ВД Е f JC Д Е + В Д Е + В ЕР) (А ) (А д f) ( р)(А. в Д Е) (А в с Е) (А С Д Р) (А В С Р) Второй выход шифратора 3: СД2 (А В + А С + С Д Е + С Д) (АДР+ВСЕ + АДЕ + АВС) НСД2 АВСЕР+ВСД + 1СДЕР+АВСР+АВСДЕ + . + Авад + всйЕ + Ав д +всд ПП2 A..+ AB С + АВД + + В.,С Д + ВСД-Р4-ВСДР + + В С Д Е Третий выход шифратора 3: сдз А Bjc + 7i В А В НСДЗ А Б + С Е Д + В. Д Р + + АСДЕ + АСДЕ ШЗ А + ВС + ВДЕ Четвертый выход шифратора 3: СД4 А В + А С Д + А С Е НСД4 СД4 : Конвейерное устройство для деления итерационного типа работает следующим образом. На регистры 1 и 2 заносятся соответственно делитель и делимое. Шесть старших разрядов делителя поступают на шифратор 3, где в соответствии с приведенньп-ш уравнениями формируются сигналы, управлянщие формированием кратных. При помощи управляющих сигналов СД, НСД, ПП в коммутаторах 15-17 блока 4 формируются соответственно первое, второе и третье кратное делителю числа, а в KOMMyTaTopak 15-17 блс ка 5 формируются соотвеэственно первое, второе И третье кратное делимому числа. При помощи управляющих сигналов СД4 и НСД4 в коммутаторах 18 блоков 4 и 5 формируются четвертое кратное делителю и делимому числа. Коммутаторы 15-18 кратного выполняют при сигналах Ш1, ПП, НСД, СД на управляклцих входах передачу информации с информационного зхода на выход соответственно прямо, инверсно, без сдвига и со сдвигом на один разряд. Сформированные четыре кратные делителю числа суммируются в дополнительном коде на сумматоре19с сохранением переносов блока 4, при этом сигналы ПП для первых трех кратных выполняют роль единицы дополнительного кода, поступающей на вход переноса сумматора. Аналогично суммируются четыре кратные делимому числа в блоке 5. После сложения результатов с сумматоров 19с сохранением переносов на сумматорах 20 с распространением переносов образуются результаты первой итерации деления (ДТ1). В результате первой итерации в старших

разрядах ДТ1 - шесть нулей либо шесть единиц.

Во второй итерации в блоке 11 формирования дополнительного кода от 12 старших разрядов ДТ1 (не считая первого) формируется дополнительньм код, на который в блоках 6 и 7 умножаьэтся ДТ1 и результат первой итерации преобразования делимого (ДМ1), в результате чего образуются новые значения ДТ2 и ДМ2, причем ДТ2 содержит после первого разряда 12 нулей или единиц,

В третьей итерации в блоке 12 формирования дополнительного кода от 24 старших разрядов ДТ2 (не считая первого) формируется дополнительный код, на который в блоках 8 и 9 умножаются ДТ2 и ДМ2, в результате чего образуются новые значения ДТЗ и ДМЗ, причем ДТЗ содержит после первого разряда 24 нуля или едиНИиД).

В четвертой итерации в блоке 13 формирования дополнительного кода формируется.дополнительньй код, на

который в блоке 10 умножается ДМЗ и результат умножения записывается в регистр 14 результата. ДТЗ при этом 5 на дополнительный код не умножается, так как результат умножения заранее известен и имеет значение равное единице, -а делимое после четвертой итерации - значение частного от деления исходных чисел.

По сравнению с прототипом изобретение не имеет затрат.на оборудование, необходимое для блока односторонней памяти, используемого в устройстве-прототипе. В результате этог отпадает необходимость в перезапоминании значений множимого и мнояштеля для перемножения их на значение, полученное из блока односторонней памяти в процессе второй- итерации. В результате этого не только уменьшается оборудование, необходимое для хранения чисел и перезапоминания значе25 НИИ делителя и делимого, но и сокращается на одну итерацию процесс деления.

КОНВЕЙЕРНОЕ УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ИТЕРАЦИОННОГО ТИПА, включающее регистры делимого, делителя и результата, три блока формирования дополнительного кода, пять блоков умножения, причем первый вход первого блока умножения соединен с входом первого блока формирования дополнительного кода, выход которого соединен с первым входом второго блока умножения и вторым входом первого блока умножения, выход которого соединен с первым входом третьего блока умножения и входом второго блока формирования дополнительного кода, выход которого соединен с первым входом четвертого блока умножения и вторым входом третьего блока умножения, выход которого соединен с входом третьего блока формирования дополнительного кода, выход которого соединен с первым входом пятого блока умножения, выход и второй вход которого соединены соответственно с входом регистра результата и выходом четвертого блока умножения, второй вход которого соединен с выходом второго блока-умножения, отличающееся тем, что, с целью сокращения оборудования, оно содержит шифратор и два блока формирования и суммирования кратных, каждый из которых содержит сумматор с сохранением переносов, сумматор с распространением переносов и четыре коммутатора кратного, причем выход старших разрядов регистра делителя соединен с входом шифратора, выходы которого соединены с управляющими входами соответствующих коммутатоi ров кратных первого и второго блоков формирования и суммирования кратных, (Л информационные входы которых соединены соответственно с выходами регистров делителя и делимого, выходы сумматоров с распространением переносов первого и второго блоков формирования и суммирования кратных соединены соответственно с первым входом первого блока умножения и ч вторым входом второго блока умноже(@ ния, а также в каждом из блоков фор&д мирования и суммирования кратных выьэ ходы коммутаторов кратного соединены с соответствующими входами слагаемых сумматора с сохранением переносов, выходы сумм и переносов которого соединены соответственно с входом перво го и второго слагаемых сумматора с распространением переносов, входы переноса сумматора с сохранением переносов соединены соответственно с управляющими входами коммутаторов кратного с первого по третий.

t/S.f